CN113949600B - 一种1553b总线接入时间触发网络的方法和装置 - Google Patents

Abstract

本发明公开一种1553B总线接入时间触发网络的方法和装置，属于航空航天通讯网络领域，包括1553B总线发送数据到时间触发网络和时间触发网络发送数据到1553B总线；所述1553B总线发送数据到时间触发网络包括如下步骤：从1553B总线中采集中断并读取1553B数据、对1553B数据进行帧格式转换、将转换后的数据存储到上行FIFO和发送上行FIFO中的数据到时间触发网络；所述时间触发网络发送数据到1553B总线包括如下步骤：从时间触发网络中接收数据并检查、对接收到的数据进行帧格式转换、将转换后的数据存储到下行FIFO和发送下行FIFO中的数据到1553B总线。本发明具备很大的经济价值和市场前景，节省将1553B设备升级为TTE的经费投入和人力投入，又能延长1553B通讯的生命周期。

Description

一种1553B总线接入时间触发网络的方法和装置

技术领域

本发明涉及航空航天通讯网络技术领域，特别涉及一种1553B总线接入时间触发网络的方法和装置。

背景技术

1553B数据总线因其高可靠性等优点被广泛应用于航空航天武器装备上，实现传感器、各个分系统等电子装备的信息共享与传输。但随着更快处理器的诞生和软件技术的革新，传统1553B数据传输速度已无法满足现代武器装备骨干网的通讯需求，这也就催生了很多更高更快的通讯方式。

近年来，TTE（Time Trigger Ethernet，时间触发网络）的提出，在传统以太网的基础上增加了时间同步机制和流量调度算法，具有低误码率、低延时、高带宽、高速率等优势，能够适用于未来航空航天通讯骨干网络的需求，我国也在大力促进TTE的发展和应用。

航空航天武器装备研发周期长，投入经费高，在很多对通讯速度要求不高的分系统和节点设备，继续沿用1553B通讯已能满足通讯速度的需求。因此，研究1553B对时间触发网络的接入技术具备很大的经济价值和市场前景，既能节省将设备升级为TTE的经费投入和人力投入，又能满足对时间触发网络的兼容性，延长1553B通讯的生命周期。

发明内容

本发明的目的在于提供一种1553B总线接入时间触发网络的方法和装置，以解决背景技术中的问题。

为解决上述技术问题，本发明提供了一种1553B总线接入时间触发网络的方法，包括1553B总线发送数据到时间触发网络和时间触发网络发送数据到1553B总线；

所述1553B总线发送数据到时间触发网络包括如下步骤：从1553B总线中采集中断并读取1553B数据、对1553B数据进行帧格式转换、将转换后的数据存储到上行FIFO和发送上行FIFO中的数据到时间触发网络；

所述时间触发网络发送数据到1553B总线包括如下步骤：从时间触发网络中接收数据并检查、对接收到的数据进行帧格式转换、将转换后的数据存储到下行FIFO和发送下行FIFO中的数据到1553B总线。

可选的，所述从1553B总线中采集中断并读取1553B数据包括：采集1553B总线中控制器的INT中断信号，读取1553B总线中控制器的中断状态寄存器，根据读取值判断中断类型，读取1553B总线中控制器存储器数据。

可选的，所述对1553B数据进行帧格式转换包括：在读取到的数据前添加设备地址、设备子地址、帧长度三个字节，组成新的上行数据包；

其中设备地址根据1553B总线的设备类型定义：0x00～0x1F表示RT地址为RT0～RT31的RT终端，0x20表示BC终端；

设备子地址为0x00～0x1F，表示每个RT内部的32个子地址；

帧长度为数据字节长度。

可选的，所述将转换后的数据存储到上行FIFO包括：将新的上行数据包存储到上行FIFO中，并更新FIFO状态。

可选的，所述发送上行FIFO中的数据到时间触发网络包括：所述时间触发网络根据FIFO状态读取新的上行数据包，根据需要将数据包存入TT、RC或者BE业务的队列中，对于TT业务严格按照发送时间表的时间进行传输，RC和BE业务则在TT业务的发送间隙进行传输，数据经过PHY发送到时间触发网络中。

可选的，所述从时间触发网络中接收数据并检查包括：提取来自时间触发网络中桥接芯片的帧数据，依次进行完整性检查、冗余数据管理、TT业务接收时间检查；

所述完整性检查是TTE端系统的三种业务TT，RC和BE都通过一个字节长度的SN来进行完整性检查；同一队列中连续的帧，其SN也是连续的，后一帧的SN是前一帧的SN加1，SN为0表示TTE端系统复位后发送的第一帧；若TTE采用双网络冗余的方式连接，则需进行冗余数据管理，删除重复数据；所述TT业务接收时间检查步骤内容是若TT业务在相应的接收窗口内到达，则认为该TT业务通过接收窗口检查，否则丢弃该帧。

可选的，所述对接收到的数据进行帧格式转换包括：根据数据格式和类型，提取RT地址和数据长度，根据RT地址映射到1553B总线中控制器相应的存储地址，并将存储器地址、数据长度、数据组成新的下行数据包。

可选的，所述将转换后的数据存储到下行FIFO包括：将新的下行数据包存储到下行FIFO中，并更新FIFO状态。

可选的，所述发送下行FIFO中的数据到1553B总线包括：读取下行FIFO中的数据包，按照数据长度读取完整的数据帧，提取存储地址，将数据按照时序写入1553B总线中的控制器。

本发明还提供了一种1553B总线接入时间触发网络的装置，包括电源、处理器、存储器、1553B总线控制器和TTE端系统控制器；

所述存储器提供上行FIFO和下行FIFO；所述处理器运行程序按照规定方法顺序执行；所述1553B总线控制器提供与1553B网络的通讯接口；所述TTE端系统控制器提供与TTE的通讯接口；

所述电源为所述处理器、所述存储器、所述1553B总线控制器和所述TTE端系统控制器供电。

在本发明提供的1553B总线接入时间触发网络的方法和装置中，包括1553B总线发送数据到时间触发网络和时间触发网络发送数据到1553B总线；所述1553B总线发送数据到时间触发网络包括如下步骤：从1553B总线中采集中断并读取1553B数据、对1553B数据进行帧格式转换、将转换后的数据存储到上行FIFO和发送上行FIFO中的数据到时间触发网络；所述时间触发网络发送数据到1553B总线包括如下步骤：从时间触发网络中接收数据并检查、对接收到的数据进行帧格式转换、将转换后的数据存储到下行FIFO和发送下行FIFO中的数据到1553B总线。本发明具备很大的经济价值和市场前景，节省将1553B设备升级为TTE的经费投入和人力投入，又能延长1553B通讯的生命周期。

附图说明

图1为本发明提供的1553B总线接入时间触发网络的方法流程示意图；

图2为实施例一提供的系统组成示意图；

图3为1553B总线接入时间触发网络装置的原理示意图；

图4为1553B总线接入时间触发网络装置的具体结构示意图。

具体实施方式

以下结合附图和具体实施例对本发明提出的一种1553B总线接入时间触发网络的方法和装置作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

实施例一

本发明提供了一种1553B总线接入时间触发网络的方法，该方法运行于处理器中，所述处理器包括但不限于微处理器、专用ASIC电路、FPGA、DSP、嵌入式设备。

所述1553B总线接入时间触发网络的方法包括1553B总线发送数据到时间触发网络和时间触发网络发送数据到1553B总线，如图1所示。所述1553B总线发送数据到时间触发网络包括如下步骤：从1553B总线中采集中断并读取1553B数据、对1553B数据进行帧格式转换、将转换后的数据存储到上行FIFO和发送上行FIFO中的数据到时间触发网络；所述时间触发网络发送数据到1553B总线包括如下步骤：从时间触发网络中接收数据并检查、对接收到的数据进行帧格式转换、将转换后的数据存储到下行FIFO和发送下行FIFO中的数据到1553B总线。

所述从1553B总线中采集中断并读取1553B数据包括：采集1553B总线中控制器的INT中断信号，读取1553B总线中控制器的中断状态寄存器，根据读取值判断中断类型，读取1553B总线中控制器存储器数据。

所述对1553B数据进行帧格式转换包括：在读取到的数据前添加设备地址、设备子地址、帧长度三个字节，组成新的上行数据包；其中设备地址根据1553B总线的设备类型定义：0x00～0x1F表示RT地址为RT0～RT31的RT终端，0x20表示BC终端；设备子地址为0x00～0x1F，表示每个RT内部的32个子地址，如设备地址为0x20（BC终端，BC终端无子地址），则该子地址为0xFF；帧长度为数据字节长度。由上，添加RT地址字节有利于时间触发网络接收端解析数据，添加帧长度字节有利于后续步骤对数据进行处理，不发生丢失数据或者分割数据导致数据错乱的现象发生。

所述将转换后的数据存储到上行FIFO包括：将新的上行数据包存储到上行FIFO中，并更新FIFO状态；有利于高速接口和低速接口的衔接，不会丢失数据。

所述发送上行FIFO中的数据到时间触发网络包括：所述时间触发网络根据FIFO状态读取新的上行数据包，根据需要将数据包存入TT、RC或者BE业务的队列中，对于TT业务严格按照发送时间表的时间进行传输，RC和BE业务则在TT业务的发送间隙进行传输，数据经过PHY发送到时间触发网络中。

所述从时间触发网络中接收数据并检查包括：提取来自时间触发网络中桥接芯片的帧数据，依次进行完整性检查、冗余数据管理、TT业务接收时间检查；

所述完整性检查是TTE端系统的三种业务TT，RC和BE都通过一个字节长度的SN来进行完整性检查；同一队列中连续的帧，其SN也是连续的，后一帧的SN是前一帧的SN加1，SN为0表示TTE端系统复位后发送的第一帧；若TTE采用双网络冗余的方式连接，则需进行冗余数据管理，删除重复数据；所述TT业务接收时间检查步骤内容是若TT业务在相应的接收窗口内到达，则认为该TT业务通过接收窗口检查，否则丢弃该帧。

所述对接收到的数据进行帧格式转换包括：根据数据格式和类型，提取RT地址和数据长度，根据RT地址映射到1553B总线中控制器相应的存储地址，并将存储器地址、数据长度、数据组成新的下行数据包。

所述将转换后的数据存储到下行FIFO包括：将新的下行数据包存储到下行FIFO中，并更新FIFO状态。

所述发送下行FIFO中的数据到1553B总线包括：读取下行FIFO中的数据包，按照数据长度读取完整的数据帧，提取存储地址，将数据按照时序写入1553B总线中的控制器。

本发明实施例中以图2所示的应用场景进行表述：根据1553B终端设备可分为BC、RT的场景，分别就TTE终端设备与1553B BC设备通讯，TTE终端设备与1553B RT设备通讯具体阐述具体实施。

本发明提供的1553B总线接入时间触发网络的方法运行在“1553B转TTE网关1”和“1553B转TTE网关2”中，所述“1553B转TTE网关1”和“1553B转TTE网关2”具备TTE通讯接口和1553B通讯接口。首先，对“1553B转TTE网关1”和“1553B转TTE网关2”进行初始化操作，“1553B转TTE网关1”将TTE通讯接口设置为端模式，根据1553B总线连接的是BC负载，将1553B通讯接口设置为RT模式，“1553B转TTE网关2”将TTE通讯接口设置为端模式，根据1553B总线连接的是RT负载，将1553B通讯接口设置为BC模式，RT负载的RT地址设为1，使用RT子地址03进行通讯。值得说明的是，初始化操作是处理器软件运行的必需操作，属于本领域技术人员的的常规手段，本发明提供的1553B总线接入时间触发网络的方法在发明内容中没有提及，不能算做本发明内容不完整；完成初始化操作后，软件按照如下流程执行：

1553B总线发送数据到时间触发网络时，由采集中断并读取1553B数据、帧格式转换、存储数据到上行FIFO、发送数据到时间触发网络四个步骤组成。

所述采集中断步骤具体内容为：采集1553B总线控制器（桥接芯片）的INT中断信号，读取1553B总线控制器中断状态寄存器，根据读取值，判断中断类型，读取1553B总线控制器存储器数据；

所述帧格式转换步骤具体内容为：在读取1553B总线的数据前添加设备地址、设备子地址、帧长度三个字节，组成新的上行数据包。“1553B转TTE网关1”连接的是BC终端，设备地址为Ox20，设备子地址为OxFF，帧长度为0x30，表示为传输数据字节个数为48个；“1553B转TTE网关2”连接的是RT终端，该RT终端RT地址为1，设备地址为Ox01，设备子地址根据当前传输帧实际使用的子地址号（03），设备子地址为Ox03，帧长度为0x36，表示为传输数据字节个数为54个；

所述存储数据到FIFO步骤具体内容为：将新的上行数据包存储到上行FIFO中，并更新FIFO状态；

所述发送数据到时间触发网络步骤具体内容为：根据FIFO状态，读取数据，根据需要将数据存入TT（Time-Triggered，时间触发业务），RC（Rate-Constrained）或者BE（BestEffort）业务的队列中，对于TT业务严格按照发送时间表的时间进行传输，RC和BE业务则在TT业务的发送间隙进行传输，数据经过PHY发送到时间触发网络中。

时间触发网络发送数据到1553B总线时，由接收信息检查、帧格式转换、存储数据到下行FIFO、发送数据到1553B总线四个步骤组成；

所述接收信息检查步骤具体内容是：提取来自时间触发网络桥接芯片的帧数据，依次进行完整性检查、冗余数据管理、TT业务接收时间检查；所述完整性检查是TTE端系统的三种业务TT，RC和BE都通过一个字节长度的SN来进行完整性检查。同一队列中连续的帧，其SN也是连续的，后一帧的SN是前一帧的SN加1，SN为0表示端系统复位后发送的第一帧；如TTE采用双网络冗余的方式连接，需进行冗余数据管理，删除重复数据；所述TT业务接收时间检查步骤内容是若TT业务在相应的接收窗口内到达，则认为该TT业务通过接收窗口检查，否则丢弃该帧。

所述帧格式转换步骤具体内容是：根据数据格式和类型，提取设备地址，设备子地址、帧长度三个字节，根据设备子地址映射到1553B总线控制器相应的存储地址，并将存储器地址、数据长度、数据组成新的下行数据包；

所述存储数据到FIFO步骤具体内容为：将新的下行数据包存储到下行FIFO中，并更新FIFO状态；

所述发送数据到1553B总线步骤具体内容是读取下行FIFO中的数据，按照数据长度读取完整的数据帧，提取存储地址，将数据按照时序写入1553B总线控制器。

由上，可实现TTE设备终端与1553B BC设备和1553B RT设备之间的通讯。值得说明的是，在用户的应用场景下，1553B BC设备和1553B RT设备不一定同时存在，TTE设备终端单独与1553B BC设备或1553B RT设备通讯，或者TTE设备终端同时与多个1553B BC设备或1553B RT设备通讯，也同样属于本发明的保护之列。

实施例二

本发明还提供了一种1553B总线接入时间触发网络的装置，其结构如图3所示，包括电源、处理器、存储器、1553B总线控制器和TTE端系统控制器；

所述存储器提供上行FIFO和下行FIFO；所述处理器运行程序按照规定方法顺序执行；所述1553B总线控制器提供与1553B网络的通讯接口；所述TTE端系统控制器提供与TTE的通讯接口；

所述电源为所述处理器、所述存储器、所述1553B总线控制器和所述TTE端系统控制器供电。

本发明实施例二提供一种1553B总线接入时间触发网络的装置，如图4所示，由电源、处理器、存储器、1553B总线控制器、TTE端系统控制器组成。

处理器选用FPGA，型号为XC4VLX60，处理器亦可选用MCU、DSP或嵌入式设备；

存储器选用型号为CY7C433-30DMB的高性能FIFO SRAM，亦可选用其他型号的静态存储器；

1553B总线控制器选用BU64843，亦可选用其他型号的1553B总线控制器，亦可使用1553B的IP核运行在FPGA中的方式；

TTE端系统控制器选用TT6802-2-SE，亦可选用其他型号的TTE端系统控制器，亦可使用TTE的IP核运行在FPGA中的方式；

电源提供3.3V和1.8V两种电源，给各芯片供电；可根据选用的芯片供电需要来提供不同电压的电源；

处理器中的程序由如下组成：

1553B总线发送数据到时间触发网络时，由采集中断并读取1553B数据、帧格式转换、存储数据到上行FIFO、发送数据到时间触发网络四个步骤组成；

时间触发网络发送数据到1553B总线时，由接收信息检查、帧格式转换、存储数据到下行FIFO、发送数据到1553B总线四个步骤组成；各步骤内容请参照实施例一所述。

由此，该装置可实现1553B总线接入时间触发网络的功能。

上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (9)

1.一种1553B总线接入时间触发网络的方法，其特征在于，包括1553B总线发送数据到时间触发网络和时间触发网络发送数据到1553B总线；

所述1553B总线发送数据到时间触发网络包括如下步骤：从1553B总线中采集中断并读取1553B数据、对1553B数据进行帧格式转换、将转换后的数据存储到上行FIFO和发送上行FIFO中的数据到时间触发网络；

所述时间触发网络发送数据到1553B总线包括如下步骤：从时间触发网络中接收数据并检查、对接收到的数据进行帧格式转换、将转换后的数据存储到下行FIFO和发送下行FIFO中的数据到1553B总线；

所述从时间触发网络中接收数据并检查包括：提取来自时间触发网络中桥接芯片的帧数据，依次进行完整性检查、冗余数据管理、TT业务接收时间检查；所述完整性检查是TTE端系统的三种业务TT，RC和BE都通过一个字节长度的SN来进行完整性检查；同一队列中连续的帧，其SN也是连续的，后一帧的SN是前一帧的SN加1，SN为0表示TTE端系统复位后发送的第一帧；若TTE采用双网络冗余的方式连接，则需进行冗余数据管理，删除重复数据；所述TT业务接收时间检查步骤内容是若TT业务在相应的接收窗口内到达，则认为该TT业务通过接收窗口检查，否则丢弃该帧。

2.如权利要求1所述的1553B总线接入时间触发网络的方法，其特征在于，所述从1553B总线中采集中断并读取1553B数据包括：采集1553B总线中控制器的INT中断信号，读取1553B总线中控制器的中断状态寄存器，根据读取值判断中断类型，读取1553B总线中控制器存储器数据。

3.如权利要求2所述的1553B总线接入时间触发网络的方法，其特征在于，所述对1553B数据进行帧格式转换包括：在读取到的数据前添加设备地址、设备子地址、帧长度三个字节，组成新的上行数据包；

其中设备地址根据1553B总线的设备类型定义：0x00～0x1F表示RT地址为RT0～RT31的RT终端，0x20表示BC终端；

设备子地址为0x00～0x1F，表示每个RT内部的32个子地址；

帧长度为数据字节长度。

4.如权利要求3所述的1553B总线接入时间触发网络的方法，其特征在于，所述将转换后的数据存储到上行FIFO包括：将新的上行数据包存储到上行FIFO中，并更新FIFO状态。

5.如权利要求4所述的1553B总线接入时间触发网络的方法，其特征在于，所述发送上行FIFO中的数据到时间触发网络包括：所述时间触发网络根据FIFO状态读取新的上行数据包，根据需要将数据包存入TT、RC或者BE业务的队列中，对于TT业务严格按照发送时间表的时间进行传输，RC和BE业务则在TT业务的发送间隙进行传输，数据经过PHY发送到时间触发网络中。

6.如权利要求1所述的1553B总线接入时间触发网络的方法，其特征在于，所述对接收到的数据进行帧格式转换包括：根据数据格式和类型，提取RT地址和数据长度，根据RT地址映射到1553B总线中控制器相应的存储地址，并将存储器地址、数据长度、数据组成新的下行数据包。

7.如权利要求6所述的1553B总线接入时间触发网络的方法，其特征在于，所述将转换后的数据存储到下行FIFO包括：将新的下行数据包存储到下行FIFO中，并更新FIFO状态。

8.如权利要求7所述的1553B总线接入时间触发网络的方法，其特征在于，所述发送下行FIFO中的数据到1553B总线包括：读取下行FIFO中的数据包，按照数据长度读取完整的数据帧，提取存储地址，将数据按照时序写入1553B总线中的控制器。

9.一种1553B总线接入时间触发网络的装置，其特征在于，包括电源、处理器、存储器、1553B总线控制器和TTE端系统控制器；

所述存储器提供上行FIFO和下行FIFO；所述处理器运行程序按照如权利要求1所述的1553B总线与时间触发网络间的数据转换方法顺序执行；所述1553B总线控制器提供与1553B网络的通讯接口；所述TTE端系统控制器提供与TTE的通讯接口；

所述电源为所述处理器、所述存储器、所述1553B总线控制器和所述TTE端系统控制器供电。

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