KR100311229B1 - 비가역성회로요소 - Google Patents

Abstract

본 발명은 저손실을 가진 비가역성 회로요소에 관한 것으로, 고리형 공진기, 공진기 내부원주에 형성된 스트립라인, 내부 자계벽, 외부 자계벽 그리고 공진기 외곽 원주의 형성된 불연속 스텝스트립라인으로 구성되어 있으며, 이들 회로요소는 직류(DC) 바이어스 자계세기에 의해 발생되는 고주파 자계의 회전각과 전기적인 아이솔레이션 조건을 고려하여 각 회로요소는 서로 다른 각도로 형성되어있는 형태로 외부자계세기와 재료 정수의 변화에 따른 위상변화를 정합하는 공진기 패턴으로 문제점을 개선한다.

Description

비가역성 회로요소{Non-reciprocal circuit elements}

본 발명은 비가역성 회로요소(non-reciprocal circuit elements)에 관한 것으로, 특히 각 회로요소를 서로 다른 각도로 형성되도록 하여 외부자계세기와 재료 정수의 변화에 따른 위상변화를 정합하는 공진기 패턴으로 구현한 비가역성 회로요소에 관한 것이다.

최근, 이동통신, 위성통신 및 밀리미터파에서 시스템의 소형화로 인하여 아이솔레이터(Isolator)의 소형화, 경량화, 및 저가격화가 요구되고 있고, 또한 특성면에서는 저삽입손실, 높은 아이솔레이션 및 광대역이 요구되고 있다.

도 1 은 종래의 기술의 일 예로서, 1개의 페라이트(12)와 3개의 전극판(4a, 4b, 4c)이 3개의 세라믹 기판(41, 42, 43) 위에 있는 다층 구조로서, 각 전극의 한쪽 끝은 접지에 다른 한쪽은 입,출력 단자로 연결되고, 각 스트립 폭(D1, D2, D3) 과 스트립 간의 간격(W1, W2, W3)로 구성된 아이솔레이터 구성도를 보여주고 있다. 도 1의 회로구조는 3개의 세라믹 판(41, 42, 43)을 다층 구조로 형성되고, 중심 도체(4a, 4b, 4c)는 서로서로 120도, 스트립 폭(W1, W2, W3)과 스트립간의 간격(D1, D2, D3)으로 개별 단자에 균등한 리액턴스를 공급할 만큼 분리한다. 각각 단자의서로 다른 리액턴스가 형성되어 대칭적인 리액턴스를 얻을 수 없어서 중심도체(4a, 4b, 4c)에 서로 다른 캐패시턴스(capacitance)를 형성하였다. 비가역성 회로요소에 고성능, 소형화의 목적은 중심도체의 리액턴스는 각 단자에 대하여 균등하는 방법으로 다른 스트립라인의 폭(W1, W2, W3)과 간격(D1, D2, D3)으로 각각의 단자에 조정하므로써 달성할 수 있다. 그 결과 삽입손실은 줄어들고, 아이솔레이션 특성은 개선된다. 비가역성 회로요소는 다수의 중심 전극을 상호 교차방향으로 하며, 중심 전극의 한쪽 끝은 정합회로에 연결하고 다른 한쪽은 접지에 연결한다. 각 스트립 폭은 동등한 리액턴스를 갖지 않으므로, 각 중심 도체(4a, 4b, 4c)는 개별단자별 선택된 중심도체 내에서 스트립 폭(W1, W2, W3)과 스트립 간격(D1, D2, D3)으로 조정된다. 이는 중심전극, 정합회로 그리고 입,출력단자가 다층 기판(41, 42, 43)의 내부와 기판 위에 형성되고, 기타 여러 가지의 다층 기판으로 제작할 때, 크기를 줄이는데 있어서는 효율적이었다.

도 2a 및 도 2b 는 종래 기술의 다른 실시 예로서, 도2a는 페라이트(1) 위에 3개의 중심도체(2, 3, 4)로 구성되어 있고 각 중심도체의 한쪽 끝(2a, 3a, 4a)은 접지에 연결, 다른 한쪽끝(2b, 3b, 4b)은 각단자(p1, p2, p3)에 연결 각입력단은 접지간의 캐페시턴스(C1, C2, C3)가 형성되는 구조이고, 도2b는 삽입손실을 줄이기 위해 각도체(2,3,4)의 위치(θ1, θ2, θ3)인 구조를 보여주고 있다. 도 2에서 저 삽입손실을 가지는 비가역성 회로요소를 공급하기 위해 회로요소에 3개의 중심도체(2, 3, 4)는 교차에 공급되는 DC자계세기와 전기적으로 아이솔레이션 조건인 특정된 각으로 서로서로 일치하였다. 중심도체(2, 3, 4)에 형성된 교차 각(θ1,θ2, θ3)은 DC자계세기에 의해 발생되는 고주파 자계세기의 회전각을 고려하여 서로 다른 값을 가진다. 도 2와 같은 구성의 목적은 실질적인 저 삽입손실과 DC자계세기에 의해 발생되는 고주파 자계세기의 회전각을 고려한 중심도체의 교차각(θ1, θ2, θ3)의 조정에 의해 바라는 전기적 특성을 얻는다. 3개의 중심도체(2, 3, 4)는 교차에 공급되는 DC자계세기와 전기적으로 아이솔레이션 조건인 특정된 각으로 서로서로 일치되게 한다. 3개중 한 개는 다른 두개의 교차 각으로부터 다른 값으로 고정한다. 비가역성 회로요소는 다른 두개의 교차 각을 다른 값으로 정하여 구성된다. 비가역성 회로요소는 적어도 한 개의 교차 각이 120도보다 큰 값으로 정하여 구성된다. 중심도체의 교차각은 같은 값으로 정할 뿐만 아니라 DC자계세기에 위해 발생되는 고주파자계세기의 회전각을 변화시킬 수 있다.

도 3 은 종래의 기술의 또다른 실시예로서, 고리형 회로망으로 형성된 구조를 보여주고 있다. 도 3에서 고리형 회로망은 각단자와 고리형 공진기와 입력 캐패시턴스를 구현한 구조(T1, T2, T3)와 각 단자간에 지연선로(PS12, PS23, PS31)로 구성된 회로망을 보여주고 있다. 도 3에서는 비가역성 회로요소에 소형화, 자기 바이어스 동작, 역 자계구조 그리고 초전도체를 이용하여 MMIC에 사용하였다. 고리형 회로망은 T접합(T1, T2, T3)의 유도성 리액턴스와 용량성 서셉턴스 및 상호 작용하는 비가역성의 차동 위상변위기(δ)와 평균 위상변위기(ε)로 구성되어 있다. 접합은 유도성 리액턴스와 용량성 서섭턴스로 형성하며, 접합의 리액턴스와 서섭턴스는 평균 위상 변위기 요소(ε)인 평균위상변위기와 차동 위상 변위기 요소(δ)인 차동 위상 변위기의 결합으로 결정된다. 서큘레이터 환경내로 보면, 비가역성 위상 변위기는 접합의 전기적 상호결합을 하기위해 지연선로(PS1, PS2, PS3)를 사용하고, 자계구조는 전자파 신호가 지연선로(PS1, PS2, PS3)로 지나갈 때 지연선로(PS1, PS2, PS3) 가깝게 위치한 페라이트의 포화자화와 상호 작용하게 된다. 이것은 신호의 위상이 유도되고 신호의 전파의 방향에 의해 세기가 의존되며, 이때 위상 변위기는 비가역성을 가진다.

이상에서 설명한 바와 같은 종래의 비가역성 회로요소들은 3대칭 형태로 외부 자계 세기에 의해 변화하는 고주파 자계회전각과 아이솔레이션 조건을 얻기가 힘들다는 문제점이 있었다.

따라서 본 발명은 상기 문제점을 해결하기 위해 제안된 것으로서, 최적의 비가역성 회로 요소를 구성하여 특성 향상 및 설계 및 제조에 따른 시간적 손실을 줄인 비가역성 회로요소를 제공함을 그 목적으로 한다.

또한, 본 발명의 다른 목적은 재료정수의 의해 발생되는 문제점을 해결함으로써 스트립라인 아이솔레이터 제작시 소형화가 가능하고, 저 삽입손실, 높은 아이솔레이션 및 광대역을 제공하며, 제조공정을 간단하게 하여 제조단가를 줄이는 비가역성 회로요소를 제공하는데 있다.

도 1 은 종래의 일 예를 보여주는 도면,

도 2a 및 도2b 는 종래의 다른 예를 보여주는 도면,

도 3 은 종래의 또 다른 예를 보여주는 도면,

도 4 는 본 발명에 따른 비가역성 회로요소의 제1 실시예 구성도,

도 5 는 본 발명에 따른 비가역성 회로요소의 제2 실시예 구성도,

도 6 은 본 발명에 따른 비가역성 회로요소의 제3 실시예 구성도,

도 7 은 본 발명에 따른 비가역성 회로요소의 제4 실시예 구성도,

도 8은 본 발명에 의한 비가역성 회로요소의 제5 실시예 구성도,

도 9 는 본 발명에 따른 비가역성 회로요소의 제6 실시예 구성도,

도 10 은 본 발명에 따른 비가역성 회로요소의 제7 실시예 구성도,

도 11 은 본 발명에 따른 비가역성 회로요소의 제8 실시예 구성도,

도 12 는 본 발명에 따른 비가역성 회로요소의 제9 실시예 구성도,

도 13 은 본 발명에 따른 비가역성 회로요소의 제10 실시예 구성도,

도 14 는 본 발명에 따른 비가역성 회로요소의 제11 실시예 구성도,

도 15 는 본 발명에 따른 비가역성 회로요소의 제12 실시예 구성도,

도 16 은 본 발명에 따른 비가역성 회로요소의 제13 실시예 구성도,

도 17 은 본 발명에 따른 비가역성 회로요소의 제14 실시예 구성도.

상기 목적을 달성하기 위한 본 발명에 의한 비가역성 회로요소는, 상층 페라이트 기판과 하층 페리이트 기판사이에 위치하는 스트립라인형 혹은 페라이트에 형성되는 마이크로스트립형 비가역성 회로 요소에 있어서, 고리형 공진기; 공진기 내부 원주에 각각 120°간격으로 형성된 스트립라인; 및 단자 사이에 형성된 자계벽을 포함하여 이루어진 것을 특징으로 한다.

그리고, 본 발명은 상층 페라이트 기판과 하층 페리이트 기판사이에 위치하는 스트립라인형 혹은 페라이트에 형성되는 마이크로스트립형 비가역성 회로 요소에 있어서, 고리형 공진기; 공진기 내부 원주에 105°, 127.5° 및 127.5° 간격으로 형성된 스트립라인; 및 각 단자 사이에 105°, 105° 및 150°로 형성된 자계벽을 포함하여 이루어진 것을 특징으로 한다.

또한, 본 발명은 상층 페라이트 기판과 하층 페리이트 기판사이에 위치하는 스트립라인형 혹은 페라이트에 형성되는 마이크로스트립형 비가역성 회로 요소에 있어서, 고리형 공진기; 공진기 내부 원주에 115°, 120° 및 125°간격으로 형성된 스트립라인; 및 각 단자 사이에 110°, 120°및 130° 간격으로 형성된 자계벽을 포함하여 이루어진 것을 특징으로 한다.

또한, 본 발명은 상층 페라이트 기판과 하층 페리이트 기판사이에 위치하는 스트립라인형 혹은 페라이트에 형성되는 마이크로스트립형 비가역성 회로 요소에 있어서, 고리형 공진기; 공진기 내부 원주에 105°, 105°및 150°간격으로 형성된 스트립라인; 및 각 단자 사이에 150°, 150°및 60°간격으로 형성된 자계벽을 포함하여 이루어진 것을 특징으로 한다.

본 발명은 고리형 공진기, 공진기 내부원주에 형성된 스트립라인, 내부 자계벽, 외부 자계벽 그리고 공진기 외곽 원주의 형성된 불연속 스텝스트립라인 구성으로 DC 바이어스 자계세기에 의해 발생되는 고주파 자계의 회전각과 전기적인 아이솔레이션 조건을 만족되게 각 회로요소를 서로 다른 각도로 형성되도록 하여 외부자계세기와 재료 정수의 변화에 따른 위상변화를 정합하는 공진기 패턴으로 문제점을 개선하였다.

본 발명은 저 삽입손실과 DC자계세기에 의해 발생되는 고주파 자계세기의 회전각을 고려한 공진기의 불연속부에 의해 위상변위로 바라는 전기적 특성을 얻기 위하여, 고리형 공진기 외곽 원주의 불연속부, 내부 원주의 불연속부, 단자와 공진기 사이의 ±30도의 스트립라인으로 형성된 스트립라인형 아이솔레이터를 구현한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다. 도면에서 종래기술과 동일한 구성요소에 대하여는 동일한 도면 부호를 인용하였다.

아이솔레이터/서큘레이터 설계시 고려사항은 비자화시 공진 조건과 자화시 공진 조건을 일치시켜야 한다. 왜냐하면, 3단자 아이솔레이터/서큘레이터는 자화시 자성체의 신호 회전 현상으로 전기적 길이가 30도 정도 차이가 생긴다. 따라서, 일반적인 서큘레이터는 신호의 회전 현상을 이용하여 1단자에서 2단자로, 2단자에서 3단자로, 3단자에서 1단자로 신호의 방향을 가지고 회전하게 되며, 아이솔레이터는 1단자에서 2단자로, 2단자에서 3단자로, 신호는 3단자에 연결된 부하저항을 통하여신호가 소멸된다. 즉, 아이솔레이터는 신호가 입력단에서 출력단으로 잘 흐르게 하고, 출력단에서 되돌아오는 신호를 입력단으로 흘러가지 못하게 반사신호를 소멸시키는 부품이다.

아이솔레이터 측면에서 볼 때, 본 발명은 신호가 입력단에서 출력단으로 전달될 때 손실없이 전달하여야 하는데, 실질적으로 회전하는 각이 120도보다 조금 큰 각이어야 신호의 최대값이 전달될 수 있다. 즉, 저 삽입손실을 가지는 비가역성 회로요소를 공급하기 위해 회로요소에 강한 DC자계세기를 인가하여, 자계세기의 회전각을 조정하는데, 본 발명은 불연속부를 설치하여 자계세기의 회전각을 조정하여 전기적 특성을 얻는다. 이때, 삽입손실은 개선되나, 아이솔레이션이 나빠지므로 50Ω이 아닌 100Ω으로 하여 아이솔레이션을 개선할 수 있다. 3개의 각중 한 개는 다른 두 개의 단자 사이각으로부터 다른 값으로 고정한다. 아이솔레이터는 다른 두 개의 단자 사이각을 다른 값으로 정하여 구성된다. 아이솔레이터는 적어도 한 개의 단자 사이각이 120도보다 큰 값으로 정하여 구성된다. 고리형 공진기의 단자 사이각은 같은 값 뿐만 아니라 DC자계세기에 의해 발생되는 고주파 자계세기의 회전각을 변화하여, 저 삽입손실, 저전력 및 소형화를 구현한다.

본 발명에서는 상층 페라이트 기판과 하층 페라이트 기판사이에 위치하는 스트립라인형 혹은 페라이트에 형성되는 마이크로스트립형 비가역성 회로 요소를, 고리형 공진기, 공진기 내부원주에 형성된 스트립라인, 내부 자계벽, 외부 자계벽 그리고 공진기 외곽 원주의 형성된 불연속 스텝스트립라인을 구비하는 공진기 패턴을 실현한다. 저 삽입손실 아이솔레이터는 전기적 회로 요소보다 더 강한 DC자계세기로 페라이트의 손실을 줄여주는데 사용된다. 고주파영역에서는 양,음의 투자율이 존재하는데, 이들은 강한 DC 자계세기에 의존되며, 음의 투자율은 강화 자계세기의 넓은 범위보다 대단히 적다. 또한 자계세기에 의해 양의 투자율과 음의 투자율이 출력각을 120도로 하였을 때 서로 다르게 나타난다. 페라이트 손실은 투자율의 실수값과 허수값에 나타내며, 강한 DC자계세기를 얻기 위해서는 상대적으로 큰 외부자계세기가 필요하며, 삽입손실은 회로요소 각을 120도로 사용하였을 때 단자간 각의 크기는 보다 상대적으로 크다.

따라서, 본 발명에서는 저 삽입손실용 아이솔레이터 구현하기 위해서 아래와 같은 다양한 실시예들을 구현하였다.

비가역성 회로요소에 있어서 고리형 공진기와 공진기 내부 원주에 임피던스 정합 캐패시턴스로 형성되는 스트립라인은 비가역성 회로요소에서 실질적 제작시 임피던스 정합하기가 어려움이 있으므로, 스트립라인의 길이 혹은 폭으로 조정이 필요하다. 이는 아이솔레이터 제작시 필요한 영구자석이 균일하지 않기 때문이다. 캐패시턴스는 스트립라인과 접지 사이에 형성된다.

먼저, 도 4 는 본 발명에 따른 비가역성 회로요소의 제1 실시예 구성도로서, 고리형 공진기(401)와, 공진기 내부 원주에 각각 120° 간격으로 형성된 스트립라인(402a, 402b, 402c)과, 입력과 출력 단자 사이에 형성된 내부 자계벽(403)으로 구성된 패턴구조를 보여주고 있다.

도 5 는 본 발명에 따른 비가역성 회로요소의 제2 실시예 구성도로서, 고리형 공진기(401)와, 공진기 내부 원주에 각각 120°간격으로 형성된스트립라인(402a, 402b, 402c)과, 입력과 출력 단자 사이에 형성된 외부 자계벽(404)으로 구성된 패턴구조를 도시하고 있다.

도 6 은 본 발명에 따른 비가역성 회로요소의 제3 실시예 구성도로서, 고리형 공진기(401)와, 공진기 내부 원주에 각각 120° 간격으로 형성된 스트립라인(402a, 402b, 402c)과, 입력과 출력 단자 사이에 형성된 내부 자계벽(404) 그리고 공진기 외곽 원주에 각각 120° 간격으로 형성된 불연속 스텝스트립라인(405a, 405b, 405c)으로 구성된 패턴구조를 도시하고 있다.

도 7 은 본 발명에 따른 비가역성 회로요소의 제4 실시예 구성도로서, 고리형 공진기(401)와, 공진기 내부 원주에 105° 127.5° 127.5° 간격으로 형성된 스트립라인(402a, 402b, 402c)과, 각 단자 사이에 105° 105° 150° 형성된 내부 자계벽(403a, 403b, 403c)으로 구성된 패턴구조를 도시하고 있다.

도 8 은 본 발명에 따른 비가역성 회로요소의 제5 실시예 구성도로서, 고리형 공진기(401)와, 공진기 내부 원주에 105° 127.5° 127.5° 간격으로 형성된 스트립라인(402a, 402b, 402c)과, 각 단자 사이에 105° 105° 150° 형성된 외부 자계벽(404a, 404b, 404c)으로 구성된 패턴구조를 도시하고 있다.

도 9 는 본 발명에 따른 비가역성 회로요소의 제6 실시예 구성도로서, 고리형 공진기(401)와, 공진기 내부 원주에 105°, 127.5°, 127.5°간격으로 형성된 스트립라인(402a, 402b, 402c)과, 각 단자 사이에 105°, 105°, 150° 간격으로 형성된 내부 자계벽(404a, 404b, 404c)과, 공진기 외곽 원주에 105°, 105°, 150° 간격으로 형성된 불연속 스텝스트립라인(405a, 405b, 405c)으로 구성된 패턴이다.

도 10 은 본 발명에 따른 비가역성 회로요소의 제7 실시예 구성도로서, 고리형 공진기(401)와, 공진기 내부 원주에 각각 120° 간격으로 형성된 스트립라인(402a, 402b, 402c)과, 각 단자 사이에 각각 120° 간격으로 형성된 내부 자계벽(403a, 403b, 403c)으로 구성된 패턴구조를 나타내고 있다.

도 11 은 본 발명에 따른 비가역성 회로요소의 제8 실시예 구성도로서, 고리형 공진기(401)와, 공진기 내부 원주에 각각 120°간격으로 형성된 스트립라인(402a, 402b, 402c)과, 각 단자 사이에 각각 120° 간격으로 형성된 외부 자계벽(404a, 404b, 404c)으로 구성된 패턴구조를 나타내고 있다.

도 12 는 본 발명에 따른 비가역성 회로요소의 제9 실시예 구성도로서, 고리형 공진기(401)와, 공진기 내부 원주에 각각 120° 간격으로 형성된 스트립라인(402a, 402b, 402c)과, 각 단자 사이에 각각 120° 간격으로 형성된 내부 자계벽(404a, 404b, 404c)과, 공진기 외곽 원주에 각각 120° 간격으로 형성된 불연속 스텝스트립라인(405a, 405b, 405c)으로 구성된 패턴이다.

도 13 은 본 발명에 따른 비가역성 회로요소의 제10 실시예 구성도로서, 고리형 공진기(401)와, 공진기 내부 원주에 115°, 120°, 125° 간격으로 형성된 스트립라인(402a, 402b, 402c)과, 각 단자 사이에 110°, 120°, 130° 간격으로 형성된 내부 자계벽(403a, 403b, 403c)으로 구성된 패턴구조를 나타내고 있다.

도 14 는 본 발명에 따른 비가역성 회로요소의 제11 실시예 구성도로서, 고리형 공진기(401)와, 공진기 내부 원주에 115°, 120°, 125° 간격으로 형성된 스트립라인(402a, 402b, 402c)과, 각 단자 사이에 110°, 120°, 130° 간격으로 형성된 외부 자계벽(404a, 404b, 404c)으로 구성된 패턴구조를 나타낸다.

도 15 는 본 발명에 따른 비가역성 회로요소의 제12 실시예 구성도로서, 고리형 공진기(401)와, 공진기 내부 원주에 115°, 120°, 125° 간격으로 형성된 스트립라인(402a, 402b, 402c)과, 각 단자 사이에 110°, 120°, 130° 간격으로 형성된 내부 자계벽(404a, 404b, 404c)과, 그리고 공진기 외곽 원주에 110°, 120°, 130° 간격으로 형성된 불연속 스텝스트립라인(405a, 405b, 405c)으로 구성된 패턴이다.

도 16 은 본 발명에 따른 비가역성 회로요소의 제13 실시예 구성도로서, 고리형 공진기(401)와, 공진기 내부 원주에 105°, 105°, 150° 간격으로 형성된 스트립라인(402a, 402b, 402c)과, 각 단자 사이에 150°, 150°, 60° 간격으로 형성된 내부 자계벽(403a, 403b, 403c)으로 구성된 패턴구조를 나타낸다.

도 17 은 본 발명에 따른 비가역성 회로요소의 제14 실시예 구성도로서, 고리형 공진기(401)와, 공진기 내부 원주에 105°, 105°, 150° 간격으로 형성된 스트립라인(402a, 402b, 402c)과, 각 단자 사이에 150°, 150°, 60° 간격으로 형성된 외부 자계벽(404a, 404b, 404c)으로 구성된 패턴구조를 나타내고 있다.

이와 같은 본 발명에 의한 비가역성 회로요소의 실시예들을 참조하면, 본 발명에서는 고리형 공진기의 외곽 원주에 불연속 스텝 스트립라인(405a, 405b, 405c)을 만들어 회로의 입력과 출력 사이에 위상변위를 발생시켜 삽입손실을 줄였다. 기본적으로 아이솔레이터를 구현하기 위해서 입력과 출력간 각을 120°로 하는데, 앞에서 언급하듯이 완전한 저 삽입손실로 개선하기는 어렵고, 약간의 위상 변위가 필요하다. 본 발명에서는 위상변위 방법으로 불연속 스텝스트립라인을 두어 위상변화 시켰다. 이러한 위상변화는 자계세기와 페라이트 재료정수에 의해 발생되는 위상편차를 불연속 스텝 스트립라인 폭으로 조절하며, 따라서 불연속 스텝 스트립라인은 삽입손실과 VSWR 개선시키게 된다. 또한 불연속 스텝 스트립라인 폭은 공진기의 전기적 길이를 변화에 영향을 주게 되므로 자계세기와 페라이트 재료정수에 의해 발생되는 주파수를 조절한다. 고리형 공진기 내부 원주에 불연속부(402a, 402b, 402c)를 만들어 회로와 접지간에 형성되는 캐패시턴스로 형성한다. 자계세기와 페라이트 재료정수에 의해 발생되는 위상편차로 인한 손실을 불연속부 스트립 라인(402) 폭과 길이의 조정으로 아이솔레이션 특성을 향상되게 한다. 양의 투자율과 음의 투자율이 출력각을 120도로 하였을 때 서로 다르게 나타남으로 인하여 발생되는 삽입손실을 고리형 공진기 주위에 형성된 비가역성 회로요소의 각 조정으로 삽입손실을 줄여준다.

상술한 내용은 본 발명의 실시예에 관하여 설명이 이루어졌지만, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시가 가능함을 이해할 수 있을 것이다.

상술한 바와 같이 본 발명은, 재료정수와 외부자계세기 변화에 맞는 비가역성 회로를 얻기 위해 각 회로 요소의 각도를 다르게 구성함에 의해 종래의 문제점을 해결하고 최적의 비가역성 회로 요소를 구성 하므로서, 특성 향상 및 설계 및 제조에 따른 시간적 손실을 줄이고 재료 정수의 의존성 강한 소자 영향을 완화 함으로써 생산성 향상 효과를 얻을 수 있다. 그래서 특히 이동통신, 개인통신, CT 및 위성통신에서의 시스템 및 단말기의 소자보호와 임피던스 정합 등을 위하여 광범위하게 사용할 수 있다.

Claims (18)

1. 상층 페라이트 기판과 하층 페리이트 기판사이에 위치하는 스트립라인형 혹은 페라이트에 형성되는 마이크로스트립형 비가역성 회로 요소에 있어서,

   고리형 공진기;

   공진기 내부 원주에 각각 120°간격으로 형성된 스트립라인; 및

   단자 사이에 형성된 자계벽

   을 포함하는 비가역성 회로요소.
2. 제 1 항에 있어서,

   상기 자계벽은,

   입력과 출력 단자 사이에 형성된 내부 자계벽인 것을 특징으로 하는 비가역성 회로요소.
3. 제 1 항에 있어서,

   상기 자계벽은,

   입력과 출력 단자 사이에 형성된 외부 자계벽인 것을 특징으로 하는 비가역성 회로요소.
4. 제 2 항에 있어서,

   공진기 외곽 원주에 각각 120° 간격으로 형성된 불연속 스텝스트립라인

   을 더 포함하는 비가역성 회로요소.
5. 제 1 항에 있어서,

   상기 자계벽은,

   각 단자 사이에 각각 120° 간격으로 형성된 내부 자계벽인 것을 특징으로 하는 비가역성 회로요소.
6. 제 1 항에 있어서,

   상기 자계벽은,

   각 단자 사이에 각각 120° 간격으로 형성된 외부 자계벽인 것을 특징으로 하는 비가역성 회로요소.
7. 제 5 항에 있어서,

   공진기 외곽 원주에 각각 120° 간격으로 형성된 불연속 스텝스트립라인

   을 더 포함하는 비가역성 회로요소.
8. 상층 페라이트 기판과 하층 페리이트 기판사이에 위치하는 스트립라인형 혹은 페라이트에 형성되는 마이크로스트립형 비가역성 회로 요소에 있어서,

   고리형 공진기;

   공진기 내부 원주에 105°, 127.5° 및 127.5° 간격으로 형성된 스트립라인; 및

   각 단자 사이에 105°, 105° 및 150°로 형성된 자계벽

   을 포함하는 비가역성 회로요소.
9. 제 8 항에 있어서,

   상기 자계벽은,

   각 단자 사이에 105°, 105° 및 150°로 형성된 내부 자계벽인 것을 특징으로 하는 비가역성 회로요소.
10. 제 8 항에 있어서,

    상기 자계벽은,

    각 단자 사이에 105°, 105° 및 150°로 형성된 외부 자계벽인 것을 특징으로 하는 비가역성 회로요소.
11. 제 9 항에 있어서,

    공진기 외곽 원주에 105°, 105° 및 150° 간격으로 형성된 불연속 스텝스트립라인

    을 더 포함하는 비가역성 회로요소.
12. 상층 페라이트 기판과 하층 페리이트 기판사이에 위치하는 스트립라인형 혹은 페라이트에 형성되는 마이크로스트립형 비가역성 회로 요소에 있어서,

    고리형 공진기;

    공진기 내부 원주에 115°, 120° 및 125°간격으로 형성된 스트립라인; 및

    각 단자 사이에 110°, 120°및 130° 간격으로 형성된 자계벽

    을 포함하는 비가역성 회로요소.
13. 제 12 항에 있어서,

    상기 자계벽은,

    각 단자 사이에 110°, 120°및 130° 간격으로 형성된 내부 자계벽인 것을 특징으로 하는 비가역성 회로요소.
14. 제 12 항에 있어서,

    상기 자계벽은,

    각 단자 사이에 110°, 120° 및 130°간격으로 형성된 외부 자계벽인 것을 특징으로 하는 비가역성 회로요소.
15. 제 13 항에 있어서,

    공진기 외곽 원주에 110°, 120°및 130°간격으로 형성된 불연속 스텝스트립라인

    을 더 포함하는 비가역성 회로요소.
16. 상층 페라이트 기판과 하층 페리이트 기판사이에 위치하는 스트립라인형 혹은 페라이트에 형성되는 마이크로스트립형 비가역성 회로 요소에 있어서,

    고리형 공진기;

    공진기 내부 원주에 105°, 105°및 150°간격으로 형성된 스트립라인; 및

    각 단자 사이에 150°, 150°및 60°간격으로 형성된 자계벽

    을 포함하는 비가역성 회로요소.
17. 제 16 항에 있어서,

    상기 자계벽은,

    각 단자 사이에 150°, 150°및 60°간격으로 형성된 내부 자계벽인 것을 특징으로 하는 비가역성 회로요소.
18. 제 16 항에 있어서,

    상기 자계벽은,

    각 단자 사이에 150°, 150°및 60°간격으로 형성된 외부 자계벽인 것을 특징으로 하는 비가역성 회로요소.