KR100308041B1 - FET for frequency of millimeter wave and its fabricating method - Google Patents
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Abstract
Description
본 발명은 밀리미터파 대역에서 사용되는 마이크로스트립 초고주파용 FET의접지 구조 및 AC접지 방법에 관한 것이다.The present invention relates to a grounding structure and an AC grounding method of a microstrip ultrahigh frequency FET used in the millimeter wave band.
종래의 마이크로스트립 초고주파 회로에서 널리 사용되는 FET의 AC접지 구조는 도 1a에 도시되어 있는 바와같이, 비아홀(15)을 이용하는 구조이다.The AC grounding structure of the FET which is widely used in the conventional microstrip ultrahigh frequency circuit is a structure using the via hole 15, as shown in FIG.
즉, GaAs 기판(10)과 상기 기판(10)위에 형성된 버퍼층(11)과 활성층(12)위의 소오스패드(13)에 비아홀(15)을 형성하고 후면 도금층(14)으로 소오스패드(13)에 접속하여 소오스전극을 접지하는 구조이다.That is, the via hole 15 is formed in the GaAs substrate 10, the buffer layer 11 formed on the substrate 10, and the source pad 13 on the active layer 12, and the source pad 13 is formed as the backside plating layer 14. Is connected to the ground electrode to ground the source electrode.
그리고, 종래의 비아홀의 제조과정은 다음과 같다.The manufacturing process of the conventional via hole is as follows.
즉, 웨이퍼의 전면에 FET를 형성하는 공정이 끝난후 웨이퍼 즉 기판(10)의 후면을 기계적인 방식으로 연마하여 두께를 25-100㎛ 정도로 얇게 한다.That is, after the process of forming the FET on the front surface of the wafer is finished, the back surface of the wafer, ie, the substrate 10, is mechanically polished to have a thickness of about 25-100 μm.
그 후, 비아홀(15)을 형성하고자하는 부분, 예를들어 소오스 패드(13) 부분의 후면측에 패턴을 형성하고 RIE(Reactive Ion Etching)와 같은 건식식각 장비를 이용하여 웨이퍼를 식각하거나 습식식각 또는 건식식각과 습식식각을 혼용하여 상기 소오스패드(13)에 이르는 홀을 형성한다.Thereafter, a pattern is formed on the rear side of the portion of the via hole 15, for example, the source pad 13, and the wafer is etched or wet etched using a dry etching apparatus such as reactive ion etching (RIE). Alternatively, dry etching and wet etching are mixed to form holes reaching the source pad 13.
이어 홀이 형성되면, 스퍼터링 방법으로 기저금속(base metal)을 형성한 후 금(Au) 도금과정을 거쳐 후면 도금층(14)을 형성함으로써 상기 소오스 패드와 웨이퍼의 후면을 전기적으로 접속하는 비아홀(15)이 완성된다.Subsequently, when the hole is formed, the via hole 15 electrically connecting the source pad and the back surface of the wafer by forming a base metal by sputtering and then forming a back plating layer 14 through Au plating. ) Is completed.
상기 비아홀(15)은 기판(10) 후면에서 소오스 패드가 형성되어 있는 웨이퍼 전면으로 접근하는 금(Au)에 의해 도 1(b)에 도시되어 있는 바와 같은 기생 인덕턴스를 가지게 되며, 인덕턴스는 수십 pH정도이기 때문에 마이크로파 영역에서는 접지 특성이 양호하다.The via hole 15 has a parasitic inductance as shown in FIG. 1 (b) by gold (Au) approaching the front surface of the wafer on which the source pad is formed on the rear surface of the substrate 10, and the inductance is several tens of pH. As a result, the grounding characteristics are good in the microwave region.
예를 들어, 5㎓ 주파수에서 30pH의 비아홀 인덕턴스는 대략 0.95Ω정도의 작은 리액턴스이기 때문에 충분한 접지효과를 달성할 수 있다.For example, a via hole inductance of 30 pH at 5 kHz frequency is a small reactance of approximately 0.95 kHz, thus achieving sufficient grounding effect.
그러나, 이 기생 인덕턴스는 기판(10)의 후면에 형성된 도금의 두께에 따라 다르지만, 차량용 전장레이다로 응용되는 77㎓ 주파수와 같은 밀리미터파 영역에서는 비아홀이 마이크로파 영역에서처럼 충분한 접지 효과를 낼 수 없으며, 이러한 불완전한 접지를 가지는 회로는 플로팅(Floating)된 것과 같은 효과를 자아내어 회로의 특성을 악화시킬 뿐만 아니라 정합회로의 구현에 제한을 가하게 되는 문제점이 있다.However, this parasitic inductance depends on the thickness of the plating formed on the backside of the substrate 10, but in the millimeter wave region, such as the 77 kHz frequency applied to the vehicle electric field radar, the via hole may not produce sufficient grounding effect as in the microwave region. Circuits with incomplete grounds have the problem of exerting the same effects as floating (Floating) to deteriorate the characteristics of the circuit as well as limiting the implementation of the matching circuit.
따라서 본 발명은 이와 같은 종래기술의 문제점을 감안하여 발명한 것으로, 본 발명의 목적은 밀리미터파 주파수 영역에서도 접지효과를 가지기 위한 밀리미터파용 FET구조 및 그의 제조방법을 제공하기 위한 것이다.Therefore, the present invention has been invented in view of the problems of the prior art, and an object of the present invention is to provide a millimeter wave FET structure and a method of manufacturing the same for having a grounding effect in the millimeter wave frequency region.
도 1(a) 및 1(b)는 종래의 밀리미터파용 FET의 비아홀이 형성된 부분의 단면 및 그의 등가 회로를 각 각 나타낸 도면1 (a) and 1 (b) are cross-sectional views of portions where via holes are formed in a conventional millimeter wave FET and their equivalent circuits, respectively.
도 2(a) 및 (b)는 본 발명의 일실시예의 밀리미터파용 FET의 주요 부분의 단면 및 그의 등가 회로를 각 각 나타낸 도면2 (a) and 2 (b) are cross-sectional views of the main parts of the millimeter wave FET according to one embodiment of the present invention, and their equivalent circuits, respectively.
도 3(a) 및 (b)는 본 발명의 다른 실시예의 밀리미터파용 FET의 비아홀이 형성된 주요 부분의 기판 후면을 나타낸 도면3 (a) and 3 (b) are diagrams showing the substrate back surface of the main part in which the via holes of the millimeter wave FET of another embodiment of the present invention are formed
도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings
10,20,30 : 기판 13,24,33 : 소오스 패드10,20,30: substrate 13,24,33: source pad
12,23,32 : 활성층 11,22,31 : 버퍼층12,23,32 active layer 11,22,31 buffer layer
21 : 에칭 스토퍼층 14,25,34 : 후면 도금층21: etching stopper layer 14,25,34: rear plating layer
15,26,35 : 비아홀 36 : 커패시터15,26,35: via hole 36: capacitor
이와 같은 본 발명의 목적을 달성하기 위한 밀리미터파용 FET는 기판상에 형성되고 소오스 및 드레인 영역을 가지는 활성층과 상기 소오스 및 드레인 영역과 이들 영역 사이의 상기 활성층 위에 각각 형성된 소오스 전극, 드레인전극 및 게이트전극과, 상기 소오스 전극을 전기적으로 접속하는 소오스전극 패드를 접지시키기 위한 비아홀과, 상기 비아홀에 직렬 연결하는 커패시터를 구비함을 특징으로 한다.In order to achieve the object of the present invention, a millimeter wave FET is formed on a substrate and has a source and drain regions, and a source electrode, a drain electrode, and a gate electrode formed on the source and drain regions and the active layer between the regions, respectively. And a via hole for grounding a source electrode pad for electrically connecting the source electrode, and a capacitor connected in series with the via hole.
또한 본 발명의 밀리미터파용 FET의 제조방법은, 기판상에 에칭스토퍼층을 형성하는 단계와, 상기 에칭스토퍼층위에 버퍼층 및 활성층을 형성한 후 소오스,드레인 영역을 형성하여 소오스, 드레인전극을 형성하는 단계와, 상기 소오스, 드레인전극 사이에 게이트 패턴을 형성한 후 상기 게이트 영역에 게이트 전극을 형성하는 단계, 그리고 상기 소오스 전극, 드레인 전극 및 게이트전극을 외부와 전기적으로 각각 연결하기 위한 패드를 형성하는 단계와, 상기 기판의 후면측에 비아홀 형성용 패턴을 형성하고 이 패턴을 마스크로 에칭스토퍼층까지 식각하여 홀을 형성하는 단계와, 상기 홀 내부 및 기판의 이면측에 금속을 도금하여 비아홀을 형성하는 단계를 구비함을 특징으로 한다.In addition, the manufacturing method of the millimeter wave FET of the present invention includes forming an etching stopper layer on a substrate, forming a buffer layer and an active layer on the etching stopper layer, and then forming source and drain electrodes to form source and drain electrodes. Forming a gate pattern between the source and drain electrodes, and forming a gate electrode in the gate region, and forming a pad for electrically connecting the source electrode, the drain electrode, and the gate electrode to the outside, respectively. And forming a via hole forming pattern on the back side of the substrate and etching the pattern to an etching stopper layer using a mask to form a hole, and forming a via hole by plating metal on the inside of the hole and the back side of the substrate. Characterized in that it comprises a step.
본 발명의 또하나의 다른 양태의 밀리미터파용 FET의 제조방법은, 기판상에 버퍼층 및 활성층을 형성한 후 소오스, 드레인 영역을 형성하여 소오스, 드레인전극을 형성하는 단계와, 상기 소오스 및 드레인 영역사이의 활성층 위에 게이트 패턴을 형성한 후 상기 게이트 위에 게이트 전극을 형성하는 단계, 그리고 이들 전극을 각각 외부와 전기적으로 연결하는 패드를 형성하는 단계와, 상기 소오스 전극 패드에 대향하는 기판의 후면측에 비아홀 형성용 패턴을 형성하고 이 패턴을 마스크로 소오스 전극 패드까지 식각하여 홀을 형성한 후 홀내부에 금속층을 도금하여 비아홀을 형성하는 단계와, 상기 비아홀과 직렬로 접속하는 커패시터를 상기 기판의 후면에 형성하는 단계를 구비함을 특징으로 한다.According to yet another aspect of the present invention, there is provided a method of manufacturing a millimeter wave FET, including forming a source and a drain electrode after forming a buffer layer and an active layer on a substrate, and forming a source and a drain electrode between the source and drain regions. Forming a gate pattern on the gate after forming a gate pattern on the active layer of the substrate, and forming a pad for electrically connecting the electrodes to the outside, and a via hole at a rear side of the substrate facing the source electrode pad; Forming a pattern for forming a hole and etching the pattern to a source electrode pad using a mask to form a hole, and then forming a via hole by plating a metal layer inside the hole; and connecting a capacitor connected in series with the via hole to the rear surface of the substrate. Characterized in that it comprises the step of forming.
이하 본 발명의 실시예에 대하여 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail.
도 2는 본 발명의 밀리미터파용 FET의 제조방법의 각 공정에 있어서의 단면을 나타낸 것이다.Fig. 2 shows a cross section in each step of the manufacturing method of the millimeter wave FET of the present invention.
먼저, 도 2a와 같이 GaAs의 반도체 기판(20)상에 AlAs와 같은에칭스토퍼층(21)을 형성한다.First, as shown in FIG. 2A, an etching stopper layer 21 such as AlAs is formed on a GaAs semiconductor substrate 20.
상기 에칭스토퍼층(21)위에 이후에 형성되는 활성층의 특성을 개선하기 위한 버퍼층(22)을 형성한 후, 버퍼층(22)위에 활성층(23)을 에피텍셜로 형성한다.After the buffer layer 22 is formed on the etching stopper layer 21 to improve the characteristics of the active layer formed thereafter, the active layer 23 is epitaxially formed on the buffer layer 22.
이어 통상의 방법으로 포토그래피 기술을 이용하여 상기 활성층에 소오스, 드레인 영역을 형성하고 소오스, 드레인전극을 형성한 후 이들 영역사이의 활성층 위에 게이트 패턴을 형성한 후 게이트 전극을 형성한다.Subsequently, a source and a drain region are formed in the active layer, a source and a drain electrode are formed in the active layer using a conventional technique, and then a gate pattern is formed on the active layer between the regions, and then a gate electrode is formed.
상기 소오스 전극, 드레인 전극 및 게이트 전극과 전기적으로 각각 접속되는 금속패드층을 형성하여 전면공정을 완료한다.A front surface process is completed by forming a metal pad layer electrically connected to the source electrode, the drain electrode, and the gate electrode, respectively.
상기 기판의 후면 측을 기계적인 연마에 의해 25-100㎛ 정도의 두께로 얇게 한다.The back side of the substrate is thinned to a thickness of about 25-100 μm by mechanical polishing.
그 다음 상기 접지하고자하는 소오스용의 금속패드층(24)과 대향되는 기판(20)의 후면에 비아홀 형성용 패턴을 통상의 방법으로 형성하고 이 패턴을 마스크로하여 상기 기판의 후면 측으로부터 RIE(Reactive Ion Etching)과 같은 건식식각장비나 또는 습식식각 장비를 이용하거나 또는 이들 건식 및 습식 식각장비를 혼용하여 에칭스토퍼층(21)까지 식각하여 홀(26)을 형성한다.Then, a via hole forming pattern is formed on a rear surface of the substrate 20 opposite to the metal pad layer 24 for the ground to be grounded in a conventional manner, and the RIE (from the rear surface side of the substrate is formed as a mask). A hole 26 is formed by using a dry etching apparatus such as Reactive Ion Etching) or a wet etching apparatus or by using a combination of these dry and wet etching apparatuses to the etching stopper layer 21.
그 다음 스퍼터닝 방법으로 홀(26) 내부 및 기판후면의 홀(26)주위에 기저금속(base metal)을 형성한 후 금(Au)등으로 도금하여 비아홀의 형성공정(25)을 완료한다.Subsequently, a base metal is formed in the hole 26 and around the hole 26 on the rear surface of the substrate by sputtering, followed by plating with gold or the like to complete the formation of the via hole 25.
본 발명의 상기실시예에서, 상기 에칭스토퍼층(21)과 기판 전면에 형성된 소오스 금속 패드층(24)과의 간격은 버퍼층(22)과 활성층(23)의 합으로, 통상 1.5㎛이내로 형성된다.In the above embodiment of the present invention, the gap between the etching stopper layer 21 and the source metal pad layer 24 formed on the entire surface of the substrate is a sum of the buffer layer 22 and the active layer 23, and is generally formed within 1.5 μm. .
이와같이 구성된 본 발명에 의한 밀리미터파용 FET는, 도 2b와 같이 등가회로 표현되며, FET의 AC접지 임피던스 값을 Xg라 할 때 다음 수학식 1과 같이 된다.The millimeter wave FET according to the present invention configured as described above is represented by an equivalent circuit as shown in FIG. 2B. When the AC ground impedance value of the FET is Xg,
여기서, LS는 기판(20)의 후면에서 에칭스토퍼층(21)까지의 금속 길이에 의한 기생 인덕턴스이고, CS는 에칭스토퍼층(21)면에 형성된 비아홀(26)의 금속 도금층(25)과 기판 전면의 소오스 금속 패드층(24)에 의해 형성되는 커패시터 값이다.Here, L S is a parasitic inductance by the metal length from the back surface of the substrate 20 to the etching stopper layer 21, and C S is the metal plating layer 25 of the via hole 26 formed on the surface of the etching stopper layer 21. And a capacitor value formed by the source metal pad layer 24 on the front of the substrate.
본 발명의 LS는 기존 비아홀에 의한 기생 인덕턴스보다 작아질수 있다. 왜냐하면 일반적으로 양질의 접지효과를 얻기 위해서는 충분한 면적의 커패시터(CS)가 필요하고 이로인해 인던턴스 (LS)가 작아질 수 있는 것이다.L S of the present invention can be smaller than the parasitic inductance caused by the existing via hole. In general, in order to obtain a good grounding effect, a sufficient area of capacitor C S is required, so that the inductance L S can be reduced.
차량용 전장레이다에 사용되는 주파수인 77㎓를 고려할 때 30pH 인덕터의 임피턴스는 14.5Ω이고 이를 상쇄시키기 위해서는 즉, 직렬공진을 형성하기 위해서는 대략 0.14㎊의 커패시터가 필요하다.Considering the 77 kHz frequency used in automotive electronic radars, the impedance of a 30pH inductor is 14.5 kHz and a capacitor of approximately 0.14 kHz is needed to offset this, that is, to form series resonance.
0.14㎊의 커패시터를 만들기 위해서는 에칭스토퍼층(21)과 기판 전면의 소오스 금속 패드층(24)간의 거리가 1.5㎛로 하였을 때 1860㎛2의 면적이 필요하다.In order to make a capacitor of 0.14 kV, an area of 1860 µm 2 is required when the distance between the etching stopper layer 21 and the source metal pad layer 24 on the front surface of the substrate is 1.5 µm.
기판의 후면에 형성되는 도금층의 두께가 두꺼울 경우에는 인던턴스(LS)는감소하게 되고 따라서 수학식 1로부터 알수 있는바와 같이 직렬공진을 형성하는데 필요한 커패시턴스(CS)를 형성하기 위해서는 더 넓은 면적의 커패시터(CS)가 필요하게 된다.When the thickness of the plated layer formed on the back side of the substrate is thick, the inductance L S is reduced, and thus a larger area is required to form the capacitance C S required to form a series resonance, as can be seen from Equation 1. The capacitor of C S is required.
도 3a 및 3b는 본 발명의 다른 실시예의 제조방법에 있어서 기판후면측의 평면 및 A-A'단면을 각 각 나타낸 것으로, 먼저, 통상의 방법으로 GaAs기판(30)위에 버퍼층(31) 및 활성층(32)을 형성하고, 상기 활성층(32)에 소오스 영역 및 드레인 영역을 정의하며 이들 영역사이의 활성층(32)위에 게이트를 형성한 후, 게이트 전극, 소오스 및 드레인 전극의 형성을 완료하고 상기 전극들에 전기적으로 접속되는 금속패드층을 형성한다.3A and 3B show the plane and A-A 'cross section of the substrate back side in the manufacturing method of another embodiment of the present invention, respectively. First, the buffer layer 31 and the active layer on the GaAs substrate 30 in a conventional manner. (32), a source region and a drain region are defined in the active layer 32, and a gate is formed on the active layer 32 between the regions, and then the formation of the gate electrode, the source and the drain electrode is completed, and the electrode The metal pad layer electrically connected to the field is formed.
그 다음 기판(30)의 후면을 기계적 연마로 25-100㎛ 정도의 두께로 얇게 한후 접지하고자 하는 소오스 금속패드층(33)와 대향하는 기판(30)의 후면에 비아홀 형성용 패턴을 형성한 후 이 패턴을 마스크로 하여 상기 소오스 금속패드(33)까지 식각하여 홀을 형성한다.Then, the back surface of the substrate 30 is thinned to a thickness of about 25-100 μm by mechanical polishing, and then a via hole forming pattern is formed on the back surface of the substrate 30 facing the source metal pad layer 33 to be grounded. Using the pattern as a mask, the source metal pad 33 is etched to form holes.
그 다음 상기 홀 내부 및 기판 후면에 금속층(34)을 형성하여 비아홀(35)을 형성한 후 소정의 패턴, 예를 들어 커패시턴스를 크게 하기 위해 교차지(interdigital)형상의 패턴으로 상기 금속층(34)을 식각하여 캐패시터(36)을 형성한다.Then, the metal layer 34 is formed in the hole and the rear surface of the substrate to form the via hole 35, and then the metal layer 34 is formed in an interdigital pattern to increase a predetermined pattern, for example, capacitance. The capacitor 36 is etched to form the capacitor 36.
물론 상기 금속층(34)의 형성은 먼저 스퍼터링 방법으로 기저 금속층을 형성한 후 금(Au) 등을 도금한 도금층으로 형성할 수 있다.Of course, the metal layer 34 may be formed by first forming a base metal layer by a sputtering method and then using a plating layer plated with gold (Au).
이상과 같이 본 발명의 제조방법에 의하면, 접지용으로 사용되는 비아홀에 직렬 연결하는 커패시터를 형성하므로서 전체의 리액턴스가 수학식 1로 나타나는 바와같이 상기 비아홀에 의한 기생 인덕턴스를 상기 커패시터로 인해 상쇄되거나, 직렬공진으로 되는 경우에는 전체 리액턴스가 제로로되기 때문에 차량용 전장 레이다로 응용되는 77㎓ 주파수와 같은 밀리미터파 영역에서도 충분한 접지효과를 얻을 수 있다는 효과가 있다.As described above, according to the manufacturing method of the present invention, the parasitic inductance caused by the via hole is canceled by the capacitor as the entire reactance is represented by Equation 1 by forming a capacitor connected in series to the via hole used for grounding. In case of series resonance, the total reactance becomes zero, so that sufficient grounding effect can be obtained in the millimeter wave region such as 77 kHz frequency which is applied to automotive electric field radar.
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980006588A KR100308041B1 (en) | 1998-02-28 | 1998-02-28 | FET for frequency of millimeter wave and its fabricating method |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100308041B1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100943896B1 (en) | 2003-02-20 | 2010-02-24 | 엘지전자 주식회사 | Method for Manufacturing Chemical Compound Semiconductor Device |
| US9159612B2 (en) | 2012-10-15 | 2015-10-13 | Electronics And Telecommunications Research Institute | Semiconductor device and method of fabricating the same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09162197A (en) * | 1995-12-06 | 1997-06-20 | Nec Corp | Field-effect transistor |
-
1998
- 1998-02-28 KR KR1019980006588A patent/KR100308041B1/en not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09162197A (en) * | 1995-12-06 | 1997-06-20 | Nec Corp | Field-effect transistor |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100943896B1 (en) | 2003-02-20 | 2010-02-24 | 엘지전자 주식회사 | Method for Manufacturing Chemical Compound Semiconductor Device |
| US9159612B2 (en) | 2012-10-15 | 2015-10-13 | Electronics And Telecommunications Research Institute | Semiconductor device and method of fabricating the same |
| US9490214B2 (en) | 2012-10-15 | 2016-11-08 | Electronics And Telecommunications Research Institute | Semiconductor device and method of fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990071247A (en) | 1999-09-15 |
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