KR100304965B1 - Level shifter circuit - Google Patents

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Abstract

본 발명은 전력소모가 적고 고속 동작에 적당한 레벨 쉬프터 회로에 관한 것으로 같은 전압레벨을 가지며 위상이 반대인 두개의 입력신호 중 하나를 동시에 입력받고 서로 직렬 연결되며 같은 바디 바이어스를 갖는 제1,2 NMOS, 상기 입력신호 중 다른 신호를 동시에 입력받고 서로 연결되며 같은 바디 바이어스를 갖는 제3,4 NMOS, 상기의 입력신호 중 하나를 입력으로 받으며 상기 제1,2 NMOS 또는 제3,4 NMOS가 턴오프일 때 상기 제3,4 NMOS 또는 제1,2 NMOS 사이의 연결노드를 제2 전원전압 전위로 충전시키는 제5,6 NMOS, 제1 전원전압이 공통으로 소오스에 인가되고 드레인이 각각 출력단중 하나와 연결되며 상대방 드레인이 각각 게이트에 연결된 제1, 2 PMOS, 상기 제5,6 NMOS의 소오스와 연결되고 상기 제1,3 NMOS가 턴온되었을 때 게이트 입력의 저하로 턴온되어 제2 전원전압 전위를 출력단에 충전시키는 제3,4 PMOS, 상기 제2 전원전압단과 제3,4 PMOS의 사이에 연결되어 상기 출력단에 제1 전원 전압이 인가되었을 때 제2 전원 전압과의 전위차이로 전위가 저하되는 것을 방지하는 제1,2 다이오드를 포함하여 이루어짐을 특징으로 한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a level shifter circuit having low power consumption and suitable for high-speed operation. The first and second NMOSs having the same voltage level and simultaneously receiving one of two input signals having opposite phases and being connected in series with each other have the same body bias. A third or fourth NMOS having the same body bias and receiving one of the input signals as the input and the first or second NMOS or the third or fourth NMOS are turned off; When the third, fourth NMOS or the first, second NMOS connected to the 5th, 6th NMOS, the first power source voltage to charge the second power supply voltage potential is commonly applied to the source and the drain is one of the output terminal, respectively Is connected to the first and second PMOS and the fifth and sixth NMOS sources, respectively, and the other drain is connected to the gate, and when the first and third NMOS are turned on, the second power is turned on due to a decrease in the gate input. The third and fourth PMOSs, which charge the piezoelectric potential to the output terminal, are connected between the second power supply voltage terminal and the third and fourth PMOS, and when the first power supply voltage is applied to the output terminal, the potential is different from the second power supply voltage. It characterized in that it comprises a first, a second diode to prevent deterioration.

Description

레벨 쉬프터 회로{LEVEL SHIFTER CIRCUIT}LEVEL SHIFTER CIRCUIT}

본 발명은 반도체 소자에 관한 것으로, 특히 전력소모가 적고 고속동작에 적당한 레벨 쉬프터 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and more particularly, to a level shifter circuit having low power consumption and suitable for high speed operation.

이하 첨부된 도면을 참조하여 종래기술에 따른 레벨 쉬프터 회로에 대해 설명하면 다음과 같다.Hereinafter, a level shifter circuit according to the related art will be described with reference to the accompanying drawings.

도 1은 종래기술에 따른 레벨 쉬프터 회로도로서, 전원전압과 출력단 사이에 위치하여 상기 전원전압을 출력단에 출력하는 제1,2 PMOS(MP1,MP2)와, 서로 다른 위상을 가진 동일 전압 레벨의 신호를 입력으로 받고 소스단이 접지된 제1,2 NMOS(MN1,MN2)로 구성된다.1 is a level shifter circuit diagram according to the prior art, and includes a first and a second PMOS (MP1 and MP2) positioned between a power supply voltage and an output terminal and outputting the power supply voltage to an output terminal, and signals having the same voltage level having different phases. It is composed of the first and second NMOS (MN1, MN2) is received as the input terminal is grounded.

먼저 입력단에 서로 다른 위상의 2개의 신호가 입력된다.First, two signals of different phases are input to an input terminal.

이어 제1 입력단(In1)에 로직 '1'(VDD)의 값이 입력되고 제2 입력단(In2)에 로직 '0'(GND)의 값이 입력되면 제1 NMOS(MN1)는 턴 온되고 제2 NMOS(MN2)는 턴 오프된다.Subsequently, when the value of logic '1' (VDD) is input to the first input terminal In1 and the value of logic '0' (GND) is input to the second input terminal In2, the first NMOS MN1 is turned on and the first input terminal In1 is turned on. 2 NMOS MN2 is turned off.

따라서 상기 턴 온된 제1 NMOS(MN1)의 드레인에 연결된 제1 출력은 GND전위를 갖게 되고, 상기 제1 출력(out1)을 입력으로 받는 제 2 PMOS(MP2)는 제1 출력의 전압 하강으로 인해 게이트 전압이 감소하여 턴 온된다.Therefore, the first output connected to the drain of the turned on first NMOS MN1 has a GND potential, and the second PMOS MP2 receiving the first output out1 is input due to the voltage drop of the first output. The gate voltage is reduced and turned on.

이어 상기 제2 PMOS(MP2)의 드레인에 연결된 제2 출력(out2)은 VDD로 충전되고 이 때 상기 제2 출력(out2)을 입력으로 받는 제1 PMOS(MP1)는 턴 오프된다.Subsequently, the second output out2 connected to the drain of the second PMOS MP2 is charged to VDD, and the first PMOS MP1 receiving the second output out2 as an input is turned off.

도 2는 다른 종래기술에 따른 레벨 쉬프터 회로도로서, 서로 다른 반대 위상을 가진 동일 전압 레벨의 신호를 입력받아 전원전압(VDD)을 제1,2 출력단(out10, out20)에 출력하는 제1,2 PMOS(MP10,MP20)와, 상기 제1,2 출력이 게이트에 입력되는 제1,2 NMOS(MN10,MN20)로 구성된다.FIG. 2 is a circuit diagram of a level shifter according to another prior art. The first and second outputting power supply voltages VDD are output to first and second output terminals out10 and out20 by receiving signals having the same voltage level having different opposite phases. PMOS (MP10, MP20) and the first, second outputs are first and second NMOS (MN10, MN20).

먼저 제1 입력(In10)이 로직 '0'이고 제2 입력(In20)이 로직 '1'이면, 제1PMOS(MP10)는 턴 온되고 제2 PMOS(MP20)는 턴 오프된다.First, when the first input In10 is logic '0' and the second input In20 is logic '1', the first PMOS MP10 is turned on and the second PMOS MP20 is turned off.

상기 제1 PMOS(MP10)의 드레인에 연결된 제1 출력(out10)은 VDD로 충전되고 상기 제1 출력(out10)을 입력으로 하는 제2 NMOS(MN20)는 턴 온된다.The first output out10 connected to the drain of the first PMOS MP10 is charged to VDD, and the second NMOS MN20 that receives the first output out10 is turned on.

그러나 상기와 같은 종래기술에 따른 레벨 쉬프터 회로는 입력단의 신호가 스위칭시 NMOS와 PMOS가 동시에 턴 온된 상태가 지속되는 구간이 발생하기 때문에 두개의 전위 VDD,GND가 쇼트되어 많은 전류를 흘리게 되고 결과적으로 전력소모를 증가시키는 문제점이 있다.However, in the level shifter circuit according to the prior art as described above, when the input signal is switched, a period in which the NMOS and the PMOS are turned on at the same time is maintained. There is a problem of increasing power consumption.

본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로, 특히 전력소모를 줄이는데 적당한 레벨 쉬프터 회로에 관한 것이다.The present invention has been made to solve the above problems, and more particularly relates to a level shifter circuit suitable for reducing power consumption.

도 1은 종래기술에 따른 레벨 쉬프터 회로도1 is a level shifter circuit diagram according to the prior art

도 2는 다른 종래기술에 따른 레벨 쉬프터 회로도2 is a level shifter circuit diagram according to another prior art.

도 3은 본 발명의 제1 실시예에 따른 레벨 쉬프터 회로도3 is a level shifter circuit diagram according to a first embodiment of the present invention.

도 4는 본 발명의 제2 실시예에 따른 레벨 쉬프터 회로도4 is a level shifter circuit diagram according to a second embodiment of the present invention.

도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings

31 : 제1 NMOS 32 : 제2 NMOS31: first NMOS 32: second NMOS

33 : 제3 NMOS 34 : 제4 NMOS33: third NMOS 34: fourth NMOS

35 : 제5 NMOS 36 : 제6 NMOS35: fifth NMOS 36: sixth NMOS

37 : 제1 PMOS 38 : 제2 PMOS37: first PMOS 38: second PMOS

39 : 제3 PMOS 40 : 제4 PMOS39: third PMOS 40: fourth PMOS

41,42 : 제1,2 다이오드 VDD1,VDD2: 제1,2 전원전압41,42: First and second diodes VDD 1 and VDD 2 : First and second power supply voltages

상기의 목적을 달성하기 위한 본 발명에 따른 레벨 쉬프터 회로는 같은 전압레벨을 가지며 위상이 반대인 두개의 입력신호 중 하나를 동시에 입력받고 서로 직렬 연결되며 같은 바디 바이어스를 갖는 제1,2 NMOS, 상기 입력신호 중 다른 신호를 동시에 입력받고 서로 연결되며 같은 바디 바이어스를 갖는 제3,4 NMOS, 상기의 입력신호 중 하나를 입력으로 받으며 상기 제1,2 NMOS 또는 제3,4 NMOS가 턴오프일 때 상기 제3,4 NMOS 또는 제1,2 NMOS 사이의 연결노드를 제2 전원전압 전위로 충전시키는 제5,6 NMOS, 제1 전원전압이 공통으로 소오스에 인가되고 드레인이 각각 출력단중 하나와 연결되며 상대방 드레인이 각각 게이트에 연결된 제1, 2 PMOS, 상기 제5,6 NMOS의 소오스와 연결되고 상기 제1,3 NMOS가 턴온되었을 때 게이트 입력의저하로 턴온되어 제2 전원전압 전위를 출력단에 충전시키는 제3,4 PMOS, 상기 제2 전원전압단과 제3,4 PMOS의 사이에 연결되어 상기 출력단에 제1 전원 전압이 인가되었을 때 제2 전원 전압과의 전위차이로 전위가 저하되는 것을 방지하는 제1,2 다이오드를 포함하여 이루어짐을 특징으로 한다.The level shifter circuit according to the present invention for achieving the above object is a first, second NMOS having the same voltage level and simultaneously input one of two input signals of opposite phases and connected in series with each other, having the same body bias, When the first and second NMOS or the third and fourth NMOS are turned off, the third and fourth NMOSs having the same body bias and the first and second NMOSs are simultaneously connected to each other and are connected to each other. The fifth and sixth NMOS and the first and second power supply voltages, which charge the connection node between the third and fourth NMOSs or the first and second NMOS voltages to the second power supply voltage potential, are commonly applied to the source and the drains are connected to one of the output terminals. And the other drain is connected to the first and second PMOS and the fifth and sixth NMOS sources respectively connected to the gate, and when the first and third NMOS are turned on, the gate is turned on to decrease the gate input to output the second power supply voltage potential. The third and fourth PMOSs charged at the stage, and are connected between the second power supply voltage terminal and the third and fourth PMOS, and the potential is lowered due to a potential difference from the second power supply voltage when the first power supply voltage is applied to the output terminal. It characterized in that it comprises a first, second diode to prevent.

이하 첨부도면을 참조하여 본 발명에 따른 레벨 쉬프터 회로에 대해 설명하면 다음과 같다.Hereinafter, a level shifter circuit according to the present invention will be described with reference to the accompanying drawings.

도 3은 본 발명의 제1 실시예에 따른 레벨 쉬프터 회로도이다.3 is a level shifter circuit diagram according to a first embodiment of the present invention.

즉 같은 전압레벨을 가지며 위상이 반대인 두개의 입력신호(IN1,IN2) 중 하나를 동시에 입력받고 서로 직렬 연결되며 같은 바디 바이어스(body bias)를 갖는 제1,2 NMOS(31,32)와, 상기 입력신호(IN1,IN2) 중 다른 신호를 동시에 입력받고 서로 연결되며 같은 바디 바이어스를 갖는 제3,4 NMOS(33,34)와, 상기 입력신호 중 하나를 입력으로 받으며 상기 제1,2 NMOS(31,32) 또는 제3,4 NMOS(33,34)가 턴오프일 때 상기 제3,4 NMOS(33,34) 또는 제1,2 NMOS(31,32) 사이의 연결노드를 제2 전원전압(VDD2) 전위로 충전시키는 제5,6 NMOS(35,36)와, 제1 전원전압(VDD1)이 공통으로 소오스에 인가되고 드레인이 각각 출력단중 하나와 연결되며 상대방 드레인이 각각 게이트에 연결된 제1, 2 PMOS(37,38)와, 상기 제5,6 NMOS(35,36)의 소오스와 연결되고 상기 제1,3 NMOS(31,33)가 턴온되었을 때 게이트 입력의 저하로 턴온되어 제2 전원전압 전위를 출력단(OUT1,OUT2)에 충전시키는 제3,4 PMOS(39,40)와, 상기 제2 전원전압단과 제3,4 PMOS(39,40)의 사이에 연결되어 상기 출력단에 제1 전원전압이 인가되었을 때 제2 전원 전압과의 전위차이로 전위가 저하되는 것을 방지하는 제1,2 다이오드(41,42)를 포함하여 구성된다.That is, the first and second NMOSs 31 and 32 that simultaneously receive one of two input signals IN 1 and IN 2 having the same voltage level and are opposite in phase, are connected in series with each other, and have the same body bias. And third and fourth NMOSs (33,34) having the same body bias and being connected to each other by simultaneously receiving different signals of the input signals (IN 1 and IN 2 ), and receiving one of the input signals as inputs. Connection between the third and fourth NMOSs 33 and 34 or the first and second NMOSs 31 and 32 when the first and second NMOSs 31 and 32 or the third and fourth NMOSs 33 and 34 are turned off. The fifth and sixth NMOSs 35 and 36 that charge the node to the second power supply voltage VDD 2 , and the first power supply voltage VDD 1 are commonly applied to the source and the drains are respectively connected to one of the output terminals. When the counter drain is connected to the first and second PMOSs 37 and 38 connected to the gates, and the sources of the fifth and sixth NMOSs 35 and 36, respectively, and the first and third NMOSs 31 and 33 are turned on. Degradation of Gate Input Amongst the 3,4 PMOS (39,40) and the second power supply voltage stage and the 3,4 PMOS (39,40) for charging the second power source voltage potential is turned to the output terminals (OUT 1, OUT 2) And first and second diodes 41 and 42 connected to each other to prevent the potential from being lowered due to a potential difference from the second power supply voltage when the first power supply voltage is applied to the output terminal.

상기와 같이 구성된 본 발명의 제1 실시예에 따른 레벨 쉬프터 회로의 동작을 설명하면, 제1 입력(IN1)에 로직 '0'(GND)의 값에서 로직 '1'(VDD1)의 값으로 바뀌는 신호가 입력되면, 제2 입력(IN2)에는 로직 '1' 에서 로직 '0' 으로 바뀌는 신호가 입력된다.Referring to the operation of the level shifter circuit according to the first embodiment of the present invention configured as described above, the value of logic '1' (VDD 1 ) from the value of logic '0' (GND) to the first input (IN 1 ) When the signal changed to is input, the signal changed from logic '1' to logic '0' is input to the second input IN 2 .

이 때 상기 제1 입력(IN1) 신호를 입력으로 받는 제1,2 NMOS(31,32)는 동일한 바디전압을 갖고 있으므로 바디 바이어스 효과(body bias effect)에 의해 제2 NMOS(32)의 문턱전압(Vtn3)이 제1 NMOS(31)의 문턱전압(Vtn1)보다 높다.In this case, since the first and second NMOSs 31 and 32 that receive the first input IN 1 have the same body voltage, the threshold of the second NMOS 32 is caused by a body bias effect. The voltage Vtn 3 is higher than the threshold voltage Vtn 1 of the first NMOS 31.

이어 제1 입력(IN1) 신호가 상기 제1 NMOS(31)의 문턱전압에 이르면 먼저 턴 온되어 노드 X의 전위가 접지 전위(GND)로 떨어진다.Subsequently, when the first input signal IN 1 reaches the threshold voltage of the first NMOS 31, the first input IN 1 is first turned on so that the potential of the node X falls to the ground potential GND.

그러므로 상기 노드 X의 신호를 입력으로 받는 제4 PMOS(40)는 턴 온되어 제2 출력(out2)에 제2 전원전압(VDD2)만큼을 충전시킨다.Therefore, the fourth PMOS 40 receiving the signal of the node X is turned on to charge the second output voltage VDD 2 to the second output out2.

이어 입력신호가 다시 제2 NMOS(32)의 문턱전압에 이르면 제1 출력(OUT1)의 전위가 접지 전위로 떨어지고, 상기 제1 출력(OUT1) 신호를 입력으로 받는 제2 PMOS(38)가 턴온되어 제2 출력(OUT2)은 제1 전원전압(VDD1)으로 충전된다.Following the input signal is again dropped to the first output the ground potential the potential of the (OUT 1) reaches the threshold voltage of the 2 NMOS (32), the first output (OUT 1) of claim 2 PMOS (38) receiving the signal as an input Is turned on to charge the second output OUT 2 to the first power supply voltage VDD 1 .

이 때 이미 약 제2 전원전압(VDD2)만큼의 전위가 충전되어 있었으므로 충전시간이 빨라지고 상기 제2 출력(OUT2) 신호를 입력으로 받는 제1 PMOS(37)가 빨리 턴오프되어 쇼트 회로 전류가 줄어든다.At this time, since the potential of the second power supply voltage VDD 2 has already been charged, the charging time is shortened, and the first PMOS 37 receiving the second output OUT 2 signal as an input is quickly turned off to short circuit. Current is reduced.

반면 제2 입력(IN2) 신호는 로직 '0'의 상태이므로 이 신호를 입력신호로 받는 제3,4 NMOS(33,34)는 턴 오프된다.On the other hand, since the second input signal IN 2 is in a logic '0' state, the third and fourth NMOSs 33 and 34 receiving the signal as an input signal are turned off.

이 때 노드 Y가 고임피던스(high impedance)상태로 되는 것을 방지하기 위해 제5 NMOS(35)의 출력을 상기 노드 Y에 연결하여 상기 제3,4 NMOS(33,34)가 턴 오프되어도 노드 Y에 제2 전원전압(VDD2)이 인가되도록 한다.At this time, in order to prevent the node Y from being in a high impedance state, the output of the fifth NMOS 35 is connected to the node Y so that the node Y is turned off even if the third and fourth NMOSs 33 and 34 are turned off. The second power supply voltage VDD 2 is applied thereto.

이어 상기 노드 Y의 신호를 입력으로 받는 제3 PMOS(39)는 턴 오프되어 제1 다이오드(41)에 연결되어 있는 제2 전원전압(VDD2)과 제1 출력(OUT1)의 경로를 차단한다.Subsequently, the third PMOS 39, which receives the signal of the node Y as an input, is turned off to block the path of the second power supply voltage VDD 2 and the first output OUT 1 connected to the first diode 41. do.

여기서 상기 제1,2 다이오드(41,42)는 제1,2 출력에 제1 전원전압(VDD1)이 인가되었을 때 제2 전원전압(VDD2)과의 전위 차이로 인해 전위가 떨어지는 것을 방지한다.Here, the first and second diodes 41 and 42 prevent the potential from falling due to a potential difference from the second power supply voltage VDD 2 when the first power supply voltage VDD 1 is applied to the first and second outputs. do.

도 4 는 본 발명의 제2 실시예에 따른 레벨 쉬프터 회로도로서, 같은 전압레벨을 가지며 위상이 반대인 두개의 입력신호(IN1,IN2) 중 하나를 동시에 입력받고 서로 직렬 연결되며 같은 바디 바이어스를 갖는 제1,2 PMOS(51,52)와, 상기 입력신호 중 다른 신호를 동시에 입력받고 서로 연결되며 같은 바디 바이어스를 갖는 제3,4 PMOS(53,54)와, 상기의 입력신호 중 하나를 입력으로 받으며 상기 제1,2PMOS(51,52) 또는 제3,4 PMOS(53,54)가 턴오프일 때 상기 제3,4 PMOS 또는 제1,2 PMOS 사이의 연결노드(M,N)를 제2 접지 전위로 충전시키는 제5,6 PMOS(55,56)와, 제1 접지전압(GND1)이 공통으로 소오스에 인가되고 드레인이 각각 출력단중 하나와 연결되며 상대방 드레인이 각각 게이트에 연결된 제1, 2 NMOS(57,58)와, 상기 제5,6 PMOS(55,56)의 소오스와 연결되고 상기 제1,3 PMOS(51,53)가 턴온되었을 때 게이트 입력의 상승으로 턴온되어 제2 접지 전위(GND2)를 출력단에 충전시키는 제3,4 NMOS(59,60)와, 상기 제2 접지전압단과 제3,4 NMOS(59,60)의 사이에 연결되어 상기 출력단에 제1 접지 전압이 인가되었을 때 제2 접지 전압과의 전위차이로 전위가 저하되는 것을 방지하는 제1,2 다이오드(61,62)를 포함하여 이루어짐을 특징으로 한다.4 is a level shifter circuit diagram according to a second embodiment of the present invention, in which one of two input signals IN1 and IN2 having the same voltage level and opposite phases is simultaneously input, connected in series with each other, and having the same body bias. First and second PMOSs 51 and 52, third and fourth PMOSs 53 and 54 that are simultaneously connected to each other by receiving different signals among the input signals and have the same body bias, and one of the input signals. When the first, second PMOS (51, 52) or the third, fourth PMOS (53, 54) is turned off, the connection node (M, N) between the third, fourth PMOS or the first, second PMOS Fifth and sixth PMOSs 55 and 56 charged to a second ground potential, a first ground voltage GND1 is commonly applied to a source, a drain is connected to one of the output terminals, and a counter drain is connected to the gate, respectively. When connected to the 1, 2 NMOS (57, 58), and the source of the fifth and sixth PMOS (55, 56) and the first, third PMOS (51, 53) is turned on Between the third and fourth NMOSs 59 and 60, which are turned on by the rising of the gate input to charge the second ground potential GND2 to the output terminal, and between the second ground voltage terminal and the third and fourth NMOS 59 and 60. And first and second diodes 61 and 62 connected to each other to prevent the potential from being lowered due to a potential difference from the second ground voltage when the first ground voltage is applied to the output terminal.

상기와 같이 구성된 본 발명의 제2 실시예에 따른 레벨 쉬프터 회로의 동작을 설명하면, 제1 입력단(IN1)에 로직 '1'(VDD)의 값에서 로직 '0'(GND1)의 값으로 바뀌는 신호가 입력되면, 제2 입력단(IN2)에는 로직 '0' 에서 로직 '1' 으로 바뀌는 신호가 입력된다.Referring to the operation of the level shifter circuit according to the second embodiment of the present invention configured as described above, the value of logic '0' (GND 1 ) at the value of logic '1' (VDD) at the first input terminal IN 1 . When the signal changed to is input, the signal changed from logic '0' to logic '1' is input to the second input terminal IN 2 .

이 때 상기 제1 입력단(IN1)의 신호를 입력으로 받는 제1,2 PMOS(51,52)는 동일한 바디전압을 갖고 있으므로 바디 바이어스 효과에 의해 제1 PMOS(51)의 문턱전압(Vtp1)이 제2 PMOS(52)의 문턱전압(Vtp3)보다 낮다.At this time, since the first and second PMOSs 51 and 52 that receive the signal of the first input terminal IN 1 have the same body voltage, the threshold voltage Vtp 1 of the first PMOS 51 is caused by the body bias effect. ) Is lower than the threshold voltage Vtp 3 of the second PMOS 52.

이어 제1 입력단(IN1)의 신호가 상기 제1 PMOS(51)의 문턱전압에 이르면 먼저 턴 온되어 노드 M의 전위가 전원전압 전위(VDD)로 상승한다.Subsequently, when the signal of the first input terminal IN 1 reaches the threshold voltage of the first PMOS 51, the signal is first turned on to raise the potential of the node M to the power supply voltage potential VDD.

그러므로 상기 노드 M의 신호를 입력으로 받는 제4 NMOS(60)는 턴 온되어 제2 출력단(OUT2)에 제2 접지전압(GND2)만큼을 충전시킨다.Therefore, the fourth NMOS 60, which receives the signal of the node M as an input, is turned on to charge the second output terminal OUT 2 by the second ground voltage GND 2 .

이어 입력신호가 다시 제2 PMOS(52)의 문턱전압에 이르면 제1 출력단(OUT1)의 신호를 입력으로 받는 제2 NMOS(58)는 턴온되고, 상기 제2 NMOS(58)가 턴 온되면 제2 출력단(OUT2)에 제1 접지전압(GND1)이 충전된다.Subsequently, when the input signal reaches the threshold voltage of the second PMOS 52, the second NMOS 58 which receives the signal of the first output terminal OUT 1 is turned on, and when the second NMOS 58 is turned on The first ground voltage GND 1 is charged in the second output terminal OUT 2 .

이 때 이미 약 제2 접지전압(GND2)만큼의 전위가 충전되어 있었으므로 충전 시간이 빨라지고 상기 제2 출력단(OUT2)의 신호를 입력으로 받는 제1 NMOS(57)가 빨리 턴오프되어 쇼트 회로 전류가 줄어든다.At this time, since the potential of about the second ground voltage GND 2 has already been charged, the charging time is faster and the first NMOS 57 which receives the signal of the second output terminal OUT 2 as an input is quickly turned off and shorted. The circuit current is reduced.

반면 제2 입력단(OUT2)으로 들어오는 입력신호는 로직 '1'의 상태이므로 이 신호를 입력신호로 받는 제3,4 PMOS(53,54)는 턴 오프된다.On the other hand, since the input signal coming into the second input terminal OUT 2 is in a logic '1' state, the third and fourth PMOSs 53 and 54 receiving the signal as the input signal are turned off.

이 때 노드 N이 고임피던스(high impedance)상태로 되는 것을 방지하기 위해 제5 PMOS(55)의 출력을 상기 노드 N에 연결하여 상기 제3,4 PMOS(53,54)가 턴 오프되어도 노드 N에 제2 접지전압(GND2)이 인가되도록 한다.At this time, in order to prevent the node N from becoming high impedance, the output of the fifth PMOS 55 is connected to the node N so that the node N is turned off even when the third and fourth PMOSs 53 and 54 are turned off. The second ground voltage (GND 2 ) is applied to.

이어 상기 노드 N의 신호를 입력으로 받는 제3 NMOS(59)는 턴 오프되어 제1 다이오드(61)에 연결되어 있는 제2 접지전압(GND2)과 제1 출력단(OUT1)의 경로를 차단한다.Subsequently, the third NMOS 59 receiving the signal of the node N is turned off to block the path of the second ground voltage GND 2 and the first output terminal OUT 1 connected to the first diode 61. do.

여기서 상기 제1,2 다이오드(61,62)는 제1,2 출력단(OUT1,OUT2)에 제1 접지전압(GND1)이 인가되었을 때 제2 접지전압(GND2)과의 전위 차이로 인해 전위가 떨어지는 것을 방지한다.Here, the first and second diodes 61 and 62 have a potential difference from the second ground voltage GND 2 when the first ground voltage GND 1 is applied to the first and second output terminals OUT 1 and OUT 2 . This prevents the potential from falling.

상기와 같은 본 발명에 따른 레벨 쉬프터 회로는 풀업 소자인 PMOS의 입력신호를 빨리 충전시키고 쇼트회로가 되었을 때 PMOS를 빨리 턴오프시키기 때문에 소모전력을 줄일 수 있으며 빠르게 고전압을 출력할 수 있는 효과가 있다.As described above, the level shifter circuit according to the present invention can quickly charge an input signal of a PMOS, which is a pull-up device, and quickly turn off the PMOS when a short circuit is used, thereby reducing power consumption and outputting a high voltage quickly. .

Claims (4)

같은 전압레벨을 가지며 위상이 반대인 두개의 입력신호 중 하나를 동시에 입력받고 서로 직렬 연결되며 같은 바디 바이어스를 갖는 제1,2 NMOS,First and second NMOSs having the same voltage level and one of two input signals having opposite phases and simultaneously connected to each other and having the same body bias; 상기 입력신호 중 다른 신호를 동시에 입력받고 서로 연결되며 같은 바디 바이어스를 갖는 제3,4 NMOS,Third and fourth NMOSs that simultaneously receive different signals from the input signals and are connected to each other and have the same body bias; 상기의 입력신호 중 하나를 입력으로 받으며 상기 제1,2 NMOS 또는 제3,4 NMOS가 턴오프일 때 상기 제3,4 NMOS 또는 제1,2 NMOS 사이의 연결노드를 제2 전원전압 전위로 충전시키는 제5,6 NMOS,When one of the input signals is received as an input and the first or second NMOS or the third and fourth NMOS are turned off, the connection node between the third and fourth NMOS or the first and second NMOS is switched to the second power supply voltage potential. 5th, 6th NMOS charging, 제1 전원전압이 공통으로 소오스에 인가되고 드레인이 각각 출력단중 하나와 연결되며 상대방 드레인이 각각 게이트에 연결된 제1, 2 PMOS,First and second PMOSs, in which a first power supply voltage is commonly applied to a source, a drain is connected to one of the output terminals, and a counter drain is respectively connected to a gate; 상기 제5,6 NMOS의 소오스와 연결되고 상기 제1,3 NMOS가 턴온되었을 때 게이트 입력의 저하로 턴온되어 제2 전원전압 전위를 출력단에 충전시키는 제3,4 PMOS,A third and fourth PMOS connected to the sources of the fifth and sixth NMOS and turned on due to a decrease in a gate input when the first and third NMOS are turned on to charge a second power supply voltage potential to an output terminal; 상기 제2 전원전압단과 제3,4 PMOS의 사이에 연결되어 상기 출력단에 제1 전원 전압이 인가되었을 때 제2 전원 전압과의 전위차이로 전위가 저하되는 것을 방지하는 제1,2 다이오드를 포함하여 구성됨을 특징으로 하는 레벨 쉬프터 회로.A first diode and a second diode connected between the second power supply voltage terminal and the third and fourth PMOS to prevent the potential from being lowered due to a potential difference with the second power supply voltage when the first power supply voltage is applied to the output terminal. Configured level shifter circuit. 제 1 항에 있어서,The method of claim 1, 상기 제1,2 NMOS 또는 제 3,4 NMOS 중 서로 드레인과 소오스가 연결된 NMOS가 바디를 공유하여 문턱전압의 차이에 의해 순차적으로 턴온되는 것을 특징으로 하는 레벨 쉬프터 회로.A level shifter circuit of the first and second NMOSs or the third and fourth NMOSs, the NMOS having a drain and a source connected to each other share a body, and are sequentially turned on by a difference in threshold voltages. 제 1 항에 있어서,The method of claim 1, 상기 제5,6 NMOS는 상기 제1,2 NMOS 또는 제3,4 NMOS가 턴오프일 때 제2 전원전압의 전위를 상기 제1,2 NMOS 또는 제3,4 NMOS의 연결노드에 인가하여 고임피던스 상태가 되는 것을 방지하는 것을 특징으로 하는 레벨 쉬프터 회로.The fifth and sixth NMOSs may apply a potential of a second power supply voltage to a connection node of the first or second NMOS or the third or fourth NMOS when the first or second NMOS or the third or fourth NMOS is turned off. A level shifter circuit, wherein the level shifter circuit is prevented from becoming an impedance state. 제 1 항에 있어서,The method of claim 1, 상기 제1 전원전압은 전위 레벨이 상기 제2 전원전압보다 더 큰 것을 특징으로 하는 레벨 쉬프터 회로.And said first power supply voltage has a potential level greater than said second power supply voltage.
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