KR20000074289A - Level shifter for high voltage integrated circuits - Google Patents

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KR20000074289A
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이성수
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김영환
현대반도체 주식회사
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    • H03K3/356165—Bistable circuits using complementary field-effect transistors using additional transistors in the feedback circuit

Abstract

PURPOSE: A level shifting circuit is provided to reduce power consumption due to standby current by removing a direct current path of a ground terminal from a high voltage power terminal. CONSTITUTION: A level shifter circuit includes first, second and third PMOSs(21,22,23) whose gates receive clamping bias in common, first and second NMOSs(24,25) serially connected to the first and second PMOSs respectively whose sources are connected to the ground and whose gates receive a non-inverted first input signal and inverted first input signal, respectively, and a third NMOS(26) which is connected to the drain of the third PMOS and an output port and receives a second input signal to its gate. The level shifter circuit also has fourth and fifth PMOSs(27,28) selectively turned on or off by turning on the first NMOS or second NMOS to restrict standby current from flowing, first and second zener diodes(29,30) connected between the drains of the fourth and fifth PMOSs and VDDH in common to prevent the drain voltages from being decreased below a predetermined level, and a sixth PMOS(31) connected to the third PMOS in cascade whose gate is connected to the gate of the fourth PMOS and the drain of the fifth PMOS in common to pull up the output level of the output port to VDDH level.

Description

레벨 쉬프터 회로{LEVEL SHIFTER FOR HIGH VOLTAGE INTEGRATED CIRCUITS}LEVEL SHIFTER FOR HIGH VOLTAGE INTEGRATED CIRCUITS}

본 발명은 반도체 소자에 관한 것으로 특히 저전압 로직신호를 고전압 출력신호로 변환해 주는 레벨 쉬프터 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and more particularly, to a level shifter circuit for converting a low voltage logic signal into a high voltage output signal.

일반적으로 레벨쉬프터(level shifter)는 입력 로직 전압 레벨을 고전압 레벨로 출력 변환하는 회로로서, 자동화기기 및 전자 데이터 프로세싱, 산업용 제어기기등이 주변소자를 구동하기 위해 응용된다.In general, a level shifter is a circuit for converting an input logic voltage level to a high voltage level. Automation devices, electronic data processing, and industrial controllers are applied to drive peripheral devices.

또한 주문형 집적회로(ASIC)나 개별 패키지(packaged)된 회로에도 응용된다.It also applies to ASICs or individually packaged circuits.

이러한 고전압 레벨 쉬프터는 입력 로직레벨(0~5V)을 고전압으로 변환하고, 레벨 쉬프터는 전원으로부터 어떤 직류전류도 유도되지 않고 출력전압만 결정한다.This high voltage level shifter converts the input logic level (0-5V) to a high voltage, and the level shifter determines only the output voltage without inducing any direct current from the power supply.

전압 레벨 쉬프터는 로직레벨 디바이스로 구성되며, MOS을 이용하여 형성되며, MOS는 크기가 작고 쉽게 제조되기 때문에 널리 이용된다.Voltage level shifters are composed of logic-level devices, formed using MOS, and are widely used because they are small in size and easily manufactured.

이하 첨부도면을 참조하여 종래기술에 따른 레벨 쉬프터 회로에 대해 설명하면 다음과 같다.Hereinafter, a level shifter circuit according to the related art will be described with reference to the accompanying drawings.

도 1은 종래기술에 따른 레벨 쉬프터 회로도로서, 저전압 입력 신호(IN1)를 입력받아 최대 고전압(VDDH) 전위까지 풀업(pull-up)해주는 제1,2 PMOS(MP10,MP20)와 상기 제1 PMOS(MP10)의 게이트와 제2 PMOS(MP20)의 드레인에 공통으로 연결되어 저전압 입력 신호(IN1)를 접지(GND) 전위까지 풀다운(pull-down)하는 제1,2 NMOS (MN10,MN20)로 구성된다.1 is a level shifter circuit diagram according to the prior art, in which a first and second PMOSs MP10 and MP20 and a first PMOS that receive a low voltage input signal IN1 and pull up to a maximum high voltage VDDH potential are illustrated in FIG. The first and second NMOSs MN10 and MN20 are connected to the gate of the MP10 and the drain of the second PMOS MP20 in common and pull down the low voltage input signal IN1 to the ground potential. It is composed.

여기서 상기 제1,2 PMOS와 제1,2 NMOS 사이에 위치하고 클램핑 바이어스 (Vclamp)가 게이트에 입력되어 상기 제1,2 PMOS의 드레인 전압이 Vclamp+Vtp 이하로 저하되는 것을 방지하는 제3,4 PMOS(MP30,MP40)가 추가로 구성되어 있다.Here, third and fourth interposed between the first and second PMOS and the first and second NMOS, and a clamping bias (Vclamp) is input to the gate to prevent the drain voltage of the first and second PMOS is lowered below Vclamp + Vtp PMOS (MP30, MP40) is further comprised.

또한 상기 제1 PMOS의 게이트와 제2 PMOS의 드레인에 공통으로 연결되는 고전압 출력단(HVout)은 접지(GND) 전위에서 최대 고전압(VDDH) 전위까지 스윙하는 고전압 신호이고, 저전압 입력신호(IN)는 상기 고전압 출력을 제어하기 위한 저전압 신호이다.In addition, the high voltage output terminal HVout, which is commonly connected to the gate of the first PMOS and the drain of the second PMOS, is a high voltage signal that swings from a ground (GND) potential to a maximum high voltage (VDDH) potential, and the low voltage input signal (IN) is A low voltage signal for controlling the high voltage output.

이상과 같이 구성된 종래기술에 따른 레벨 쉬프터 회로의 동작에 대해 설명하면 다음과 같다.Referring to the operation of the level shifter circuit according to the prior art configured as described above are as follows.

먼저 제3,4 PMOS(MP30,MP40)은 제1,2 PMOS(MP10,MP20)의 드레인 전압과 게이트 전압을 조절하고, 상기 제3,4 PMOS의 게이트단자는 클램핑 바이어스(clamping bias;Vclamp)로 고정되어 있기 때문에 제1,2 PMOS(MP10,MP20)의 게이트와 드레인은 Vclamp + VP 이하로 하강할 수 없다.First, the third and fourth PMOSs MP30 and MP40 adjust the drain voltages and gate voltages of the first and second PMOSs MP10 and MP20, and the gate terminals of the third and fourth PMOSs have a clamping bias (Vclamp). Since the gates and the drains of the first and second PMOSs MP10 and MP20 cannot be lowered below Vclamp + VP because they are fixed.

따라서, 클램핑 바이어스가 5~10V정도의 저전압 전원이라면 고전압 전원 (VDDH)을 저전압전원의 두배까지 상승시켜도 제1,2 PMOS에는 핫캐리어 효과등의 현상을 일으킬 만큼의 과전압이 걸리지 않는다.Therefore, if the clamping bias is a low voltage power supply of about 5-10V, even if the high voltage power supply (VDDH) is raised to twice the low voltage power supply, the first and second PMOSs do not apply the overvoltage enough to cause a phenomenon such as a hot carrier effect.

그러나 제1,2 NMOS의 드레인에는 고전압 전원이 인가될 수 있기 때문에 고전압 전원을 저전압 전원 이상으로 상승시키는 것이 불가능하다.However, since high voltage power may be applied to the drains of the first and second NMOSs, it is impossible to raise the high voltage power above the low voltage power.

그러나 상기와 같은 종래기술에 따른 레벨 쉬프터 회로에는 다음과 같은 문제점이 있다.However, the above-described level shifter circuit according to the prior art has the following problems.

첫째, 다수의 레벨 쉬프터 회로로 구성되는 응용회로에 있어서 각각 레벨 쉬프터가 스탠바이 전류를 소모하는 문제점이 있다.First, in an application circuit composed of a plurality of level shifter circuits, each level shifter consumes a standby current.

둘째, PMOS의 출력전류가 고전압전원(VDDH)에 따라 변화하고 게이트전압이 낮아지면서 출력전압을 상승시키는 과정에서 게이트-드레인 사이의 기생캐패시턴스에 의한 밀러 효과(miller effect)의 영향으로 출력의 딜레이가 증가한다.Second, as the output current of the PMOS changes according to the high voltage power supply (VDDH) and the gate voltage decreases, the output delay increases due to the miller effect caused by parasitic capacitance between the gate and the drain. Increases.

셋째, 브레이크다운을 일으키지 않고 견딜 수 있는 드레인전압이 현저히 낮은 5V 동작 소자를 이용하기 때문에 수백 V의 출력전압을 발생할 수 없다.Third, the output voltage of hundreds of volts cannot be generated because a 5V operating element with a considerably low drain voltage can be used without causing breakdown.

도 1은 종래기술에 따른 레벨 쉬프터 회로도1 is a level shifter circuit diagram according to the prior art

도 2는 본 발명에 따른 레벨 쉬프터 회로도2 is a level shifter circuit diagram according to the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

21 : 제1 PMOS 22 : 제2 PMOS21: first PMOS 22: second PMOS

23 : 제3 PMOS 24 : 제1 NMOS23: third PMOS 24: first NMOS

25 : 제2 NMOS 26 : 제3 NMOS25: second NMOS 26: third NMOS

27 : 제4 PMOS 28 : 제5 PMOS27: fourth PMOS 28: fifth PMOS

29,30 : 제1,2 제너 다이오드 31 : 제6 PMOS29,30: first and second zener diode 31: sixth PMOS

VDDH : 고전압 전원VDDH: High Voltage Power Supply

상기의 목적을 달성하기 위한 본 발명에 따른 레벨 쉬프터 회로는 클램핑 바이어스가 게이트에 공통으로 인가되는 제1,2,3 PMOS와, 상기 제1,2 PMOS에 각각 직렬 연결되고 소오스가 접지단자에 연결되며 각가의 게이트에 반전되지 않은 제1 입력신호 및 반전된 제1 입력신호가 인가되는 제1,2 NMOS와, 상기 제3 PMOS의 드레인과 출력단에 공통으로 연결되어 게이트에 제2 입력신호가 입력되는 제3 NMOS와, 상기 제1 NMOS 또는 제 2 NMOS가 턴온되는 것에 의해 선택적으로 온/오프되어 스탠바이 전류의 흐름을 억제하고 소오스가 VDDH단자에 공통으로 연결되며 각각의 게이트가 상대의 드레인에 연결되는 제4,5 PMOS와, 상기 제4,5 PMOS 각각의 드레인과 VDDH사이에 병렬 연결되어 해당 드레인 전압이 일정 레벨 이하로 떨어지는 것을 방지하는 제1,2 제너 다이오드와, 상기 제3 PMOS와 캐스케이드 구조로 연결되고 게이트가 제4 PMOS의 게이트 와 제 5 PMOS의 드레인에 공통으로 연결되어 출력단의 출력 레벨을 VDDH레벨까지 풀업시키는 제6 PMOS를 포함하여 이루어짐을 특징으로 한다.In order to achieve the above object, a level shifter circuit according to the present invention includes a first, second and third PMOS in which clamping bias is commonly applied to a gate, a series connected to the first and second PMOS, and a source connected to a ground terminal. First and second NMOSs, to which respective inverted first and inverted first input signals are applied, and drains and outputs of the third PMOS are commonly connected to gates, respectively. The third NMOS and the first NMOS or the second NMOS are turned on selectively to suppress the flow of standby current, the source is commonly connected to the VDDH terminal, and each gate is connected to the opposite drain First and second zener diodes connected in parallel between the fourth and fifth PMOSs, the drains of each of the fourth and fifth PMOSs, and VDDH to prevent the corresponding drain voltage from falling below a predetermined level, and the third PMOS. Connected in cascade structure is characterized by a yirueojim gate 6 includes a first PMOS pull-up to the output level of the output terminal is connected in common to the drain of the PMOS gate 4 of the fifth PMOS to the VDDH level.

이하 본 발명에 따른 레벨 쉬프터 회로에 대하여 첨부도면을 참조하여 설명하면 다음과 같다.Hereinafter, a level shifter circuit according to the present invention will be described with reference to the accompanying drawings.

도 6은 본 발명에 따른 레벨 쉬프터 회로도로서, 클램핑 바이어스 전압 (Vclamp)이 게이트에 공통으로 인가되는 제1,2,3 PMOS(21,22,23)와, 상기 제1,2 PMOS(21,22)에 각각 직렬 연결되고 소오스가 접지단자에 연결되며 각각의 게이트에 반전되지 않은 제1 입력신호(IN1) 및 반전된 제1 입력신호(IN1)가 인가되는 제1,2 NMOS(24,25)와, 상기 제3 PMOS(23)의 드레인과 출력단(HVout)에 공통으로 연결되어 게이트에 제2 입력신호(IN2)가 입력되는 제3 NMOS(26)와, 상기 제1 NMOS (24) 또는 제 2 NMOS(25)가 턴온되는 것에 의해 선택적으로 온/오프되어 스탠바이 전류의 흐름을 억제하고 소오스가 고전압 전원(VDDH) 단자에 공통으로 연결되며 각각의 게이트가 상대의 드레인에 연결되는 제4,5 PMOS(27,28)와, 상기 제4,5 PMOS (27,28) 각각의 드레인과 고전압 전원 단자 사이에 병렬 연결되어 해당 드레인 전압이 일정 레벨 이하로 떨어지는 것을 방지하는 제1,2 제너 다이오드(29,30)와, 상기 제3 PMOS(23)와 캐스케이드(cascade) 구조로 연결되고 게이트가 상기 제4 PMOS (27)의 게이트와 제5 PMOS(28)의 드레인에 공통으로 연결되어 출력단의 출력 레벨을 고전압 전원 레벨까지 풀업(pull up)시키는 제6 PMOS(31)로 구성된다.6 is a level shifter circuit diagram according to an embodiment of the present invention, in which first, second and third PMOSs 21, 22 and 23 to which a clamping bias voltage Vclamp is commonly applied to a gate and the first and second PMOSs 21, First and second NMOSs 24 and 25 connected in series with each other and having a source connected to a ground terminal and an inverted first input signal IN1 and an inverted first input signal IN1 applied to each gate. ), A third NMOS 26 connected in common to the drain and the output terminal HVout of the third PMOS 23, and the second input signal IN2 is input to a gate, and the first NMOS 24 or The second NMOS 25 is selectively turned on / off by turning on to suppress the flow of the standby current, the source is commonly connected to the high voltage power supply (VDDH) terminal, and each gate is connected to the opposite drain; 5 PMOS (27,28) and the drain of each of the fourth and fifth PMOS (27,28) and the high voltage power supply terminal is connected in parallel to the corresponding drain voltage First and second zener diodes 29 and 30 which prevent the fall below a predetermined level, and are cascaded with the third PMOS 23 and a gate thereof is connected to the gate of the fourth PMOS 27. The sixth PMOS 31 is connected to the drain of the fifth PMOS 28 in common and pulls up the output level of the output terminal to the high voltage power supply level.

여기서 상기 제1,2,3 PMOS(21,22,23)는 얇은 게이트산화막을 갖는 소자이고 제1,2,3 NMOS(24,25,26)도 얇은 게이트산화막을 갖는 소자이다.The first, second, and third PMOSs 21, 22, and 23 are devices having a thin gate oxide film, and the first, second, and third NMOSs 24, 25, and 26 are also devices having a thin gate oxide film.

또한 상기 제4,5,6 PMOS(27,28,31)는 저전압 로직(logic) 소자이고, 상기 제1,2,3 PMOS(21,22,23)은 고전압 전력(power) 소자이다.In addition, the fourth, fifth, and sixth PMOSs 27, 28, and 31 are low voltage logic devices, and the first, second, and third PMOSs 21, 22, and 23 are high voltage power devices.

그리고 클램핑 바이어스 전압(Vclamp)의 최소값은 고전압 전원(VDDH)에서 제너 브레이크다운 전압(Vz)과 상기 제1,2 PMOS(21,22)의 문턱전압(Vtp)을 뺀 전압이다.The minimum value of the clamping bias voltage Vclamp is a voltage obtained by subtracting the zener breakdown voltage Vz from the high voltage power supply VDDH and the threshold voltages Vtp of the first and second PMOSs 21 and 22.

상기와 같이 구성된 본 발명에 따른 레벨 쉬프터 회로의 동작에 대하여 설명하면, 클램핑 바이어스 전압(Vclamp)이 고전압 전원 레벨에서 제1,2 PMOS(21,22)의 문턱전압값을 뺀 값(VDDH-Vtp)보다 높으면, 상기 제6 PMOS(31)는 전류를 모두 흘리지 못하게 되고 상기 뺀 값(VDDH-Vtp)보다 낮으면 제1,2 제너 다이오드(29,30)를 통해 스탠바이 전류가 흐른다.Referring to the operation of the level shifter circuit according to the present invention configured as described above, the clamping bias voltage (Vclamp) is a value obtained by subtracting the threshold voltage value of the first and second PMOS (21, 22) from the high voltage power supply level (VDDH-Vtp If higher than), the sixth PMOS 31 does not flow all of the current, and if it is lower than the subtracted value (VDDH-Vtp), standby current flows through the first and second zener diodes 29 and 30.

이어 제1 입력신호(IN1)를 입력받는 제1 NMOS(24)와 상기 제1 입력신호(IN2)의 반전신호를 입력받는 제2 NMOS(25)의 게이트에는 항상 위상이 반대인 동일 전압 레벨이 인가된다.Subsequently, the same voltage level having the opposite phase is always present at the gate of the first NMOS 24 receiving the first input signal IN1 and the gate of the second NMOS 25 receiving the inverted signal of the first input signal IN2. Is approved.

이 때 제1 NMOS(24)의 게이트에 로직 '0'(GND)의 값에서 로직 '1'(VDDH)의 값으로 바뀌는 신호가 입력되면 제2 NMOS(25)의 게이트에는 로직 '1'의 값에서 로직 '0'의 값으로 바뀌는 신호가 입력된다.At this time, when a signal that changes from the value of logic '0' (GND) to the value of logic '1' (VDDH) is input to the gate of the first NMOS 24, the gate of the second NMOS 25 has a logic of '1'. The signal is changed from the value to the value of logic '0'.

이어 상기 제1 NMOS(24)의 게이트에 입력되는 신호가 상기 제1 NMOS(24)의 문턱전압(Vtn)에 이르면 상기 제1 NMOS(24)는 턴온되어 노드 X의 전위가 저하된다.Subsequently, when the signal input to the gate of the first NMOS 24 reaches the threshold voltage Vtn of the first NMOS 24, the first NMOS 24 is turned on to lower the potential of the node X.

즉 상기 제5 PMOS(28)의 게이트 전압이 제1 PMOS(21)에 의한 클램핑 때문에 Vclamp + Vtp 전위까지 저하된다.That is, the gate voltage of the fifth PMOS 28 is lowered to Vclamp + Vtp potential due to the clamping by the first PMOS 21.

이러한 값(Vclamp + Vtp)은 제5 PMOS(28)의 게이트에 무리를 주지 않고 턴온 상태를 만들어 준다.This value Vclamp + Vtp causes the gate of the fifth PMOS 28 to be turned on without causing a burden.

이어 게이트 전압이 하강하여 상기 제5 PMOS(28)가 턴온되면 노드 Y는 고전압 전원(VDDH) 전위로 충전된다.Subsequently, when the fifth PMOS 28 is turned on because the gate voltage drops, the node Y is charged to a high voltage power supply (VDDH) potential.

이 때 상기 노드 Y의 전위는 제4,6 PMOS(27,31)의 게이트 입력이 되므로 상기 노드 Y의 전위가 고전압 전원(VDDH) 전위까지 상승함에 따라 상기 제4,6 PMOS (27,31)는 턴오프된다.At this time, since the potential of the node Y becomes a gate input of the fourth and sixth PMOSs 27 and 31, the fourth and sixth PMOSs 27 and 31 are increased as the potential of the node Y rises to a high voltage power supply (VDDH) potential. Is turned off.

한편 상기 제1 NMOS(24)가 턴오프되고 제2 NMOS(25)가 턴온되면 노드 Y의 전위가 내려간다.On the other hand, when the first NMOS 24 is turned off and the second NMOS 25 is turned on, the potential of the node Y is lowered.

즉 제4,6 PMOS(27,31)의 게이트 전압이 Vclamp + Vtp 전위까지 저하되기 때문에 상기 제4,6 PMOS(27,31)는 턴온되고 제5 PMOS(28)는 턴오프된다.That is, since the gate voltages of the fourth and sixth PMOSs 27 and 31 are reduced to the Vclamp + Vtp potential, the fourth and sixth PMOSs 27 and 31 are turned on and the fifth PMOS 28 is turned off.

이상과 같이 상기 제1 NMOS(24)가 턴온되면 제4 PMOS(27)가 턴오프되고 상기 제2 NMOS(25)가 턴온되면 제5 PMOS(28)가 턴오프되므로, 상기 고전압 전원(VDDH)단자에서 접지단(GND)으로 다이렉트 전류 경로(direct current path)가 형성되지 않는다.As described above, when the first NMOS 24 is turned on, the fourth PMOS 27 is turned off. When the second NMOS 25 is turned on, the fifth PMOS 28 is turned off. A direct current path is not formed from the terminal to the ground terminal GND.

이 때 제1,2 다이오드(29,30)는 제4,5 PMOS(27,28)의 드레인(게이트)전압이 용량성 커플링(capacitive coupling)의 영향으로 지나치게 저하되는 것을 방지한다.In this case, the first and second diodes 29 and 30 prevent the drain (gate) voltages of the fourth and fifth PMOSs 27 and 28 from being excessively lowered due to capacitive coupling.

그리고 정상적인 제1,2 다이오드(29,30)는 아무 역할을 하지 않고, 상기 제6 PMOS(31)의 게이트전압 즉 노드 Y의 전위가 저하되어 상기 제6 PMOS(31)가 턴온되면 출력 전압(HVout)은 고전압 전원(VDDH)까지 풀업(pull up)된다.The normal first and second diodes 29 and 30 do not play any role, and when the gate voltage of the sixth PMOS 31, that is, the potential of the node Y is lowered and the sixth PMOS 31 is turned on, the output voltage ( HVout is pulled up to the high voltage power supply VDDH.

이 때 제6 PMOS(31)의 드레인은 제3 PMOS(23)에 의해 출력 전압단(HVout)과 분리되어 있기 때문에 출력전압(HVout)이 상승되는 영향을 덜 받아서 제4,5,6 PMOS(27,28,31)의 동작속도가 빨라지게 된다.At this time, since the drain of the sixth PMOS 31 is separated from the output voltage terminal HVout by the third PMOS 23, the fourth, fifth and sixth PMOS ( 27, 28, 31) the speed of operation becomes faster.

여기서 제3,6 PMOS(23,31)가 직렬로 연결된 구조를 캐스캐이드(cascade)구조라 하는데, 일반적으로 주파수 반응이 우수한 것으로 알려져 있다.Herein, a structure in which the third and sixth PMOSs 23 and 31 are connected in series is called a cascade structure, and is generally known to have excellent frequency response.

이상에서 상술한 바와 같이 본 발명에 따른 레벨 쉬프터 회로는 다음과 같은 효과가 있다.As described above, the level shifter circuit according to the present invention has the following effects.

첫째, 고전압전원 단자에서 접지단자로의 다이렉트 전류 경로가 형성되지 않기 때문에 스탠바이 전류가 흐르지 않는다.First, the standby current does not flow because a direct current path from the high voltage power supply terminal to the ground terminal is not formed.

둘째, 고전압을 필요로 하는 회로에 적용할 경우 소모전력을 감소시키고 고속으로 동작할 수 있으므로 소자의 효율을 향상시킬 수 있는 효과가 있다.Second, when applied to a circuit requiring a high voltage can reduce the power consumption and can operate at a high speed has the effect of improving the efficiency of the device.

Claims (5)

클램핑 바이어스가 게이트에 공통으로 인가되는 제1,2,3 PMOS,A first, second, and third PMOS in which clamping bias is commonly applied to the gate; 상기 제1,2 PMOS에 각각 직렬 연결되고 소오스가 접지단자에 연결되며 각가의 게이트에 반전되지 않은 제1 입력신호 및 반전된 제1 입력신호가 인가되는 제1,2 NMOS,First and second NMOSs connected in series with the first and second PMOSs, a source connected to a ground terminal, and an inverted first input signal and an inverted first input signal applied to respective gates; 상기 제3 PMOS의 드레인과 출력단에 공통으로 연결되어 게이트에 제2 입력신호가 입력되는 제3 NMOS,A third NMOS connected to a drain and an output terminal of the third PMOS in common and having a second input signal input to a gate; 상기 제1 NMOS 또는 제 2 NMOS가 턴온되는 것에 의해 선택적으로 온/오프되어 스탠바이 전류의 흐름을 억제하고 소오스가 VDDH단자에 공통으로 연결되며 각각의 게이트가 상대의 드레인에 연결되는 제4,5 PMOS,Fourth and fifth PMOSs, in which the first NMOS or the second NMOS are selectively turned on / off to suppress the flow of standby current, the source is commonly connected to the VDDH terminal, and each gate is connected to the drain of the other. , 상기 제4,5 PMOS 각각의 드레인과 VDDH사이에 병렬 연결되어 해당 드레인 전압이 일정 레벨 이하로 떨어지는 것을 방지하는 제1,2 제너 다이오드,First and second zener diodes connected in parallel between the drains of the fourth and fifth PMOSs and VDDH to prevent the corresponding drain voltage from falling below a predetermined level; 상기 제3 PMOS와 캐스케이드 구조로 연결되고 게이트가 제4 PMOS의 게이트 와 제 5 PMOS의 드레인에 공통으로 연결되어 출력단의 출력 레벨을 VDDH레벨까지 풀업시키는 제6 PMOS를 포함하여 구성됨을 특징으로 하는 레벨 쉬프터 회로.And a sixth PMOS connected to the third PMOS and the cascade structure and having a gate connected to the gate of the fourth PMOS and the drain of the fifth PMOS to pull up the output level of the output terminal to the VDDH level. Shifter circuit. 제 1 항에 있어서,The method of claim 1, 상기 제1 NMOS가 턴온되면 상기 제5 PMOS의 게이트 전압 레벨이 저하되기 시작하여 상기 제1 PMOS에 의한 클램핑 동작에 의해 Vclamp+Vtp의 레벨까지만 저하되는 것을 특징으로 하는 레벨 쉬프터 회로.And when the first NMOS is turned on, the gate voltage level of the fifth PMOS starts to decrease, and is lowered only to the level of Vclamp + Vtp by the clamping operation by the first PMOS. 제 1 항에 있어서,The method of claim 1, 상기 제2 NMOS가 턴온되면 상기 제4 PMOS의 게이트 전압 레벨이 저하되기 시작하여 제2 PMOS에 의한 클램핑 동작에 의해 Vclamp+Vtp의 레벨까지만 저하되는 것을 특징으로 하는 레벨 쉬프터 회로.And when the second NMOS is turned on, the gate voltage level of the fourth PMOS begins to decrease, and is reduced only to the level of Vclamp + Vtp by the clamping operation by the second PMOS. 제 1 항에 있어서,The method of claim 1, 상기 제1,2,3 PMOS와 제1,2,3 NMOS는 서로 게이트 산화막의 두께가 동일한 전력 소자인 것을 특징으로 하는 레벨 쉬프터 회로.And the first, second, third PMOS and the first, second, and third NMOS are power devices having the same thickness of the gate oxide film. 제 1 항에 있어서,The method of claim 1, 상기 제1,2,3 PMOS의 게이트에 인가되는 클램핑 바이어스의 최소값은 고전압 전원에서 상기 제1,2 제너 다이오드의 브레이크다운 전압과 제1,2,3 PMOS의 문턱전압값을 뺀 전압값인 것을 특징으로 하는 레벨 쉬프터 회로.The minimum value of the clamping bias applied to the gates of the first, second and third PMOS is a voltage value obtained by subtracting the breakdown voltage of the first and second zener diodes from the high voltage power source and the threshold voltage values of the first, second and third PMOS. Level shifter circuit characterized by.
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CN113746469A (en) * 2021-07-21 2021-12-03 广东美的白色家电技术创新中心有限公司 Level shift circuit, power device and electrical equipment

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