KR100300055B1

KR100300055B1 - Evaluating method for size of gate in semiconductor device

Info

Publication number: KR100300055B1
Application number: KR1019980044323A
Authority: KR
Inventors: 박현
Original assignee: 김영환; 현대반도체 주식회사
Priority date: 1998-10-22
Filing date: 1998-10-22
Publication date: 2001-10-19
Also published as: KR20000026676A

Abstract

본 발명은 반도체 소자의 게이트 크기 평가 방법에 관한 것으로, 종래 반도체 소자의 게이트 크기 평가 방법은 동일한 배치환경을 갖는 반도체 소자를 검출하고, 그 중 표본 반도체 소자를 설정하는 과정이 수작업으로 이루어져 시간과 인력의 소모가 많은 문제점과 아울러 그 표본 반도체 소자는 위치가 정해진 것이 아니므로 그 게이트를 찾아 크기를 측정하는 과정도 용이하지 않은 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 반도체 웨이퍼의 소자 형성영역 주변 영역에 각 소자 형성영역이 갖을 수 있는 배치환경을 고려하여 평가용 게이트 형성하는 평가용 게이트 형성단계와; 상기 제조된 평가용 게이트의 크기를 측정하여 그 크기와 설계된 게이트의 크기의 차를 구하는 게이트 크기 비교단계와; 상기 설계된 게이트의 크기와 실제 제조된 평가용 게이트의 크기차를 다음이 게이트 제조에 적용하는 게이트 공정 재설정단계로 구성되어, 종래와 같이 다수개의 반도체 소자의 배치환경을 조사하고, 그중 특정한 반도체 소자의 배치환경을 표본으로 설정하는 과정을 생략하고, 크기를 측정할 게이트의 위치를 미리 알고 있음으로써 용이하게 게이트의 크기를 측정하도록 함으로써, 게이트의 크기를 평가하는 시간과 인력의 소모를 줄일 수 있는 효과가 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for evaluating a gate size of a semiconductor device. In the conventional method for evaluating a gate size of a semiconductor device, a process of detecting a semiconductor device having the same layout environment and setting a sample semiconductor device is performed manually. In addition, the sample semiconductor device has a problem of consuming a lot, and thus, the process of finding the gate and measuring the size is not easy because the sample semiconductor device is not determined. In view of the above problems, the present invention provides an evaluation gate forming step of forming an evaluation gate in consideration of an arrangement environment that each element forming region may have in a region around an element forming region of a semiconductor wafer; A gate size comparison step of measuring a size of the manufactured evaluation gate and obtaining a difference between the size and the size of the designed gate; The gate process resetting step of applying the difference between the designed gate size and the actual manufactured evaluation gate size to the next gate manufacturing process is performed, and the arrangement environment of a plurality of semiconductor devices is examined as in the prior art, By eliminating the process of setting the layout environment as a sample and knowing the position of the gate to measure the size in advance, it is possible to easily measure the size of the gate, thereby reducing the time and manpower consumption for evaluating the gate size. There is.

Description

How to evaluate gate size of semiconductor device {EVALUATING METHOD FOR SIZE OF GATE IN SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 게이트 크기 평가 방법에 관한 것으로, 특히 실제 사용되는 반도체 소자의 게이트외에 평가용의 더미 게이트를 반도체 소자의 레이아웃 주변부에 형성하고 이를 측정하여 전체 반도체 소자의 게이트 크기를 평가하여 소자의 신뢰성을 향상시키는데 적당하도록 한 반도체 소자의 게이트 크기 평가 방법에 관한 것이다.The present invention relates to a method for evaluating a gate size of a semiconductor device. In particular, a dummy gate for evaluation is formed in the periphery of a layout of a semiconductor device in addition to the gate of a semiconductor device that is actually used. The present invention relates to a method for evaluating the gate size of a semiconductor device suitable for improving the reliability of the semiconductor device.

일반적으로, 반도체 소자의 크기를 설계한 값과 실제 웨이퍼상에 제조되는 반도체 소자의 크기는 다를 수 있으며, 특히 모스 트랜지스터 등의 게이트는 그 크기에 따라 소자의 특성이 현저하게 변화되므로, 그 설계 크기와 실제 크기의 차를 줄이는 것이 매우 중요하다. 이를 위해 종래에는 실제 사용되는 반도체 소자의 표본을 검출하고, 그 크기를 측정하여 반도체 소자의 오류를 검사하였으며, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.In general, the designed value of the semiconductor device and the size of the semiconductor device manufactured on the actual wafer may be different, and in particular, the gate size of the MOS transistor, etc., the characteristics of the device changes significantly depending on the size, so the design size It is very important to reduce the difference between the size and the actual size. To this end, in the prior art, a sample of a semiconductor device actually used was detected and its size was measured to examine an error of the semiconductor device, which will be described in detail with reference to the accompanying drawings.

도1은 종래 반도체 소자의 게이트 크기 평가 방법의 순서도로서, 이에 도시한 바와 같이 제조된 다수의 반도체 소자의 위치를 각각 검색하는 단계와; 상기 검색된 반도체 소자 중 동일 형태 및 동일 환경을 갖는 중복된 반도체 소자를 배제하고, 대표성을 갖는 유형을 선별하여 표본 반도체 소자를 설정하는 단계와; 상기 반도체 소자의 위치에 게이트를 제조한 후, 각 표본 반도체 소자의 게이트 크기를 검출하여 설계된 값과 차이가 있으면, 다음의 반도체 소자 제조공정에서레이아웃 등을 변경하여 반영하는 단계를 포함하여 이루어 진다.1 is a flowchart of a method for evaluating a gate size of a conventional semiconductor device, the method comprising: retrieving positions of a plurality of semiconductor devices manufactured as described above; Excluding a duplicated semiconductor device having the same shape and the same environment among the searched semiconductor devices, and selecting a type having representativeness to set a sample semiconductor device; After manufacturing the gate at the location of the semiconductor device, if there is a difference from the designed value by detecting the gate size of each of the sample semiconductor device, it comprises the step of changing the layout and the like reflected in the next semiconductor device manufacturing process.

이하, 상기와 같은 종래 반도체 소자의 게이트 크기 평가 방법을 좀 더 상세히 설명하면 다음과 같다.Hereinafter, the gate size evaluation method of the conventional semiconductor device as described above will be described in more detail.

먼저, 반도체 웨이퍼 상에 제조된 소자 형성영역의 위치를 검출한다. 이때 수십만개의 소자 형성영역을 모두 확인한다. 이와 같은 과정은 장비를 이용하여 비교적 용이하게 실시할 수 있다.First, the position of the element formation region manufactured on the semiconductor wafer is detected. At this time, all of the hundreds of thousands of element formation regions are identified. This process can be carried out relatively easily using the equipment.

그 다음, 상기 검출된 소자 형성영역의 특징을 확인한다. 즉, 주변의 필드산화막 배치상태, 인접한 소자 형성영역과의 거리 및 인접소자와의 연결관계 등을 고려하여 동일한 배치환경을 갖는 소자 형성영역 별로 분류한다. 이때의 작업은 수작업으로 진행되며, 시간과 인력의 낭비가 많다. 이와 같이 동일한 배치환경을 갖는 소자 형성영역에서 특정한 하나의 소자 형성영역을 정해 이를 표본으로 정한다.Then, the characteristic of the detected element formation region is confirmed. That is, the device is classified into device formation regions having the same layout environment in consideration of the surrounding field oxide film arrangement, the distance from the adjacent device formation regions, and the connection relationship with the adjacent devices. At this time, the work is performed by hand and wastes a lot of time and manpower. In this way, one specific device formation region is defined in the device formation region having the same layout environment, and this is determined as a sample.

그 다음, 상기 반도체 웨이퍼 상에 다결정실리콘을 증착하고, 패터닝하여 각 소자 형성영역의 상부에 게이트를 제조한 후, 그 제조된 게이트 중 상기 표본으로 설정된 다수의 게이트 크기를 측정하여 최초 설계한 값과 비교하여 그 차이를 구한다.Next, polycrystalline silicon is deposited on the semiconductor wafer, and patterned to fabricate a gate on top of each device formation region, and then a plurality of gate sizes set as the specimens of the fabricated gates are measured, Compare and find the difference.

그 다음, 상기와 같이 표본 반도체 소자의 게이트와 설계된 반도체 소자의 게이트 크기의 차를 다음의 반도체 소자의 게이트 제조에 적용하여 설계된 반도체 소자의 게이트 크기에 실제 제조된 반도체 소자의 게이트 크기가 가까워 지도록 한다.Then, the difference between the gate size of the sample semiconductor device and the gate size of the designed semiconductor device is applied to the gate fabrication of the next semiconductor device as described above, so that the gate size of the actually manufactured semiconductor device is closer to the gate size of the designed semiconductor device. .

그러나, 상기와 같은 종래 제조된 종래 반도체 소자의 게이트 크기 평가 방법은 동일한 배치환경을 갖는 반도체 소자를 검출하고, 그 중 표본 반도체 소자를 설정하는 과정이 수작업으로 이루어져 시간과 인력의 소모가 많은 문제점과 아울러 그 표본 반도체 소자는 위치가 정해진 것이 아니므로 그 게이트를 찾아 크기를 측정하는 과정도 용이하지 않은 문제점이 있었다.However, the method for evaluating the gate size of the conventional semiconductor device manufactured as described above is a process of detecting a semiconductor device having the same layout environment and setting a sample semiconductor device among them, which requires a lot of time and labor. In addition, since the sample semiconductor device is not positioned, there is a problem in that the process of finding the gate and measuring the size thereof is not easy.

이와 같은 문제점을 감안한 본 발명은 표본 반도체 소자를 설정하는 과정을 생략하여 시간과 인력의 소모를 줄일 수 있는 반도체 소자의 게이트 크기 평가 방법을 제공함에 그 목적이 있다.In view of the above problems, an object of the present invention is to provide a method for evaluating a gate size of a semiconductor device, which can reduce the time and manpower consumption by omitting the process of setting a sample semiconductor device.

도1은 종래 반도체 소자의 게이트 크기 평가 방법의 순서도.1 is a flow chart of a gate size evaluation method of a conventional semiconductor device.

도2는 본 발명 반도체 소자의 게이트 크기 평가 방법의 순서도.2 is a flowchart of a gate size evaluation method of a semiconductor device of the present invention.

도3a 내지 도3b는 각기 다른 반도체 소자의 배치환경을 보인 평면도.3A to 3B are plan views showing arrangement environments of different semiconductor devices.

도4는 평가용 게이트를 형성할 위치를 보인 일실시예도.Figure 4 is an embodiment showing a position to form the evaluation gate.

***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***

G1,G2:게이트 W:게이트 폭G1, G2: Gate W: Gate Width

상기와 같은 목적은 미리 설정된 위치에 반도체 소자의 배치환경을 고려한 다수의 평가용 게이트를 제조하고, 그 평가용 게이트의 크기를 측정하여 최초 설계된 값과 비교하여 그 비교 결과를 이후의 게이트 제조에 응용함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The purpose of the above is to manufacture a plurality of evaluation gates in consideration of the arrangement environment of the semiconductor device at a predetermined position, to measure the size of the evaluation gate and to compare with the first designed value to apply the comparison result to the subsequent gate manufacturing This is achieved by, when described in detail with reference to the accompanying drawings, the present invention as follows.

도2는 본 발명 반도체 소자의 게이트 크기 평가 방법의 순서도로서, 이에 도시한 바와 같이 반도체 웨이퍼의 소자 형성영역이 아닌 영역에 각 소자 형성영역이 갖을 수 있는 배치환경을 고려하여 평가용 게이트와 소자 형성영역에 게이트를 제조하는 단계와; 상기 제조된 평가용 게이트의 크기를 측정하여 그 크기와 설계된 게이트의 크기의 차를 구하는 단계와; 상기 설계된 게이트의 크기와 실제 제조된 평가용 게이트의 크기차를 다음이 게이트 제조에 적용하는 단계를 포함하여 구성된다.FIG. 2 is a flowchart illustrating a method for evaluating a gate size of a semiconductor device according to an embodiment of the present invention. As shown therein, an evaluation gate and an element are formed in consideration of an arrangement environment that each element formation region may have in a region other than an element formation region of a semiconductor wafer. Fabricating a gate in the region; Measuring a size of the manufactured evaluation gate to obtain a difference between the size and the size of the designed gate; And applying the difference between the designed gate size and the actual manufactured evaluation gate size to the gate fabrication.

이하, 상기와 같은 본 발명 반도체 소자의 게이트 크기 평가 방법을 좀 더 상세히 설명한다.Hereinafter, a method of evaluating the gate size of the semiconductor device of the present invention as described above will be described in more detail.

먼저, 도3a 내지 도3d는 반도체 메모리에 포함되는 모스 트랜지스터의 게이트가 갖는 배치환경을 고려하여 설계한 평가용 게이트의 실시예도로서, 이에 도시한 바와 같이 도3a는 두 개의 게이트(G1,G2)가 그 게이트의 폭(W)만큼의 간격을 두고 배치되어 있으며, 그 이격된 위치에는 비트라인이 형성된다. 또한 도3b는 게이트 폭(W)의 2배(2W)만큼의 간격으로 이격된 두 게이트(G1),(G2)를 도3c는 게이트 폭(W)의 3배(3W)만큼의 간격으로 이격된 두 게이트(G1),(G2)를 보인 것이고, 도3d는 반도체 메모리의 셀 주변영역에 형성되는 하나의 모스 트랜지스터를 제조하기 위해 하나의 게이트(G1)가 소자 형성영역(ACTIVE)상에 위치하는 것을 나타낸다.First, FIGS. 3A to 3D are exemplary embodiments of an evaluation gate designed by considering an arrangement environment of a gate of a MOS transistor included in a semiconductor memory. As shown in FIG. 3A, two gates G1 and G2 are illustrated. Are spaced apart by the width W of the gate, and bit lines are formed at the spaced positions. 3B shows two gates G1 and G2 spaced apart at an interval of two times the gate width W, and FIG. 3C is spaced at an interval three times the gate width W. 3D shows two gates G1 and G2, and FIG. 3D shows one gate G1 positioned on the element formation region ACTIVE to manufacture one MOS transistor formed in the cell peripheral region of the semiconductor memory. It shows.

이와 같이 반도체 소자가 형성될 수 있는 모든 경우의 배치환경을 설정하고, 그 배치환경 각각에 대하여 하나 또는 다수의 평가용 게이트를 반도체 소자의 게이트 형성시 함께 형성한다.In this way, an arrangement environment for every case in which the semiconductor element can be formed is set, and for each of the arrangement environments, one or more evaluation gates are formed together when the gate of the semiconductor element is formed.

도4는 상기 평가용 게이트를 제조할 위치의 실시예를 보인도로서, 소자형성영역(ACTIVE)의 주변부에 공간을 이용하여 평가용 게이트를 제조할 위치(TEST GATE AREA)를 설정한다. 이와 같이 평가용 게이트를 제조할 위치를 설정하게 되면, 이후에 그 평가용 게이트를 제조한 후, 게이트의 크기를 측정하는 과정에서 용이하게 위치를 알수 있으므로 작업시간을단축할 수 있게 된다.Fig. 4 shows an embodiment of a position for manufacturing the evaluation gate, and sets a position (TEST GATE AREA) for manufacturing the evaluation gate by using a space around the element formation region ACTIVE. When the position for manufacturing the evaluation gate is set as described above, after the manufacturing of the evaluation gate is made, the position can be easily known in the process of measuring the size of the gate, thereby reducing the working time.

그 다음, 상기와 같이 반도체 웨이퍼의 특정영역에 반도체 소자의 게이트가 가질 수 있는 배치환경을 고려하여 형성한 다수의 평가용 게이트의 크기를 측정한다.Next, as described above, the sizes of the plurality of evaluation gates formed in consideration of an arrangement environment that the gates of the semiconductor elements may have in a specific region of the semiconductor wafer are measured.

그 다음, 상기 측정된 평가용 게이트의 크기와 처음 설계한 게이트 크기를 비교하여 설계값에 비해 실제 게이트가 크게 또는 작게 형성되었는지를 판단하여 이후의 게이트 제조공정에서 그 비교결과를 참조하여 게이트 크기를 조절하여 설계값에 최대한 가깝도록 게이트를 제조할 수 있게 된다.Next, by comparing the measured gate size with the first designed gate size, it is determined whether the actual gate is formed larger or smaller than the designed value. By adjusting, the gate can be manufactured as close as possible to the design value.

상기한 바와 같이 본 발명은 반도체 소자의 게이트가 가질 수 있는 모든 배치환경을 고려한 평가용 게이트를 설정한 위치에 반도체 소자의 게이트 형성과 동시에 제조하고, 그 평가용 게이트의 크기를 측정하고 설계치와 비교하여 이를 다음의 게이트 형성공정에 참조하여, 종래와 같이 다수개의 반도체 소자의 배치환경을 조사하고, 그중 특정한 반도체 소자의 배치환경을 표본으로 설정하는 과정을 생략하고, 크기를 측정할 게이트의 위치를 미리 알고 있음으로써 용이하게 게이트의 크기를 측정하도록 함으로써, 게이트의 크기를 평가하는 시간과 인력의 소모를 줄일 수 있는 효과가 있다.As described above, the present invention is manufactured at the same time as the gate formation of the semiconductor element at the position where the evaluation gate is set in consideration of all the layout environments that the gate of the semiconductor element may have, and the size of the evaluation gate is measured and compared with the design value. By referring to the following gate forming process, the arrangement environment of a plurality of semiconductor elements is examined as in the prior art, and the process of setting the placement environment of a specific semiconductor element as a sample is omitted, and the position of the gate to be measured is determined. By knowing in advance to easily measure the size of the gate, it is possible to reduce the time and manpower consumption of evaluating the size of the gate.

Claims

An evaluation gate forming step of forming an evaluation gate in consideration of an arrangement environment that each element forming region may have in a region around the element forming region of the semiconductor wafer; A gate size comparison step of measuring a size of the manufactured evaluation gate and obtaining a difference between the size and the size of the designed gate; A gate process resetting step of applying a difference between the size of the designed gate and the size of the evaluation gate actually manufactured to the next gate fabrication; And storing the position of the evaluation gate and storing the position of the evaluation gate to easily find the position and measuring the size in a later gate size comparison step.