KR100300039B1 - Bank backward compatibility circuit - Google Patents

Bank backward compatibility circuit

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Abstract

PURPOSE: A bank backward compatibility circuit is provided not to change a structure of an SDRAM for a compatibility by separating a bank signal for a row path from a bank signal for a column signal. CONSTITUTION: First and second D flip flops(DFF1,DFF2) receive external address signals(ADD(12),ADD(13)) and output them in synchronism with a synchronous signal. First through fourth NAND gates(NAD1-NAD4) NAND an output and an inverting output of the second D flip flop(DFF2) and output a bank address with respect to a row path through first through fourth inverters. Fifth through eighth NAND gates(NAD 5 -NAD8) NAND an output and an inverting output of the first D flip flop(DFF1) and output a bank address with respect to a column path through fifth through eighth inverters.

Description

뱅크 역방향 호환성 회로{BANK BACKWARD COMPATIBILITY CIRCUIT}Bank Backward Compatibility Circuit {BANK BACKWARD COMPATIBILITY CIRCUIT}

본 발명은 뱅크 역방향 호환성 회로(Bank backward compatibility circuit)에 관한 것으로, 특히 다중 뱅크 에스디램(Multi-Bank SDRAM)에 있어서, 뱅크수를 줄이고자 하는 경우 호환성을 위해 에스디램의 구조를 바꾸지 않아도 되는 뱅크 역방향 호환성 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bank backward compatibility circuit. In particular, in a multi-bank SDRAM, when the number of banks is to be reduced, the bank does not have to change its structure for compatibility. It relates to a backward compatibility circuit.

도 1은 종래 2뱅크에서 1뱅크로의 역방향 호환을 보인 회로의 일실시예를 보인 개략도로서, 이에 도시된 바와 같이 외부에서 입력되는 어드레스 신호(ADD[12])를 입력받아 클럭신호(CLK)에 동기하여 출력하는 디 플립플롭(DFF1)과; 스위치를 통해 선택입력되는 상기 디 플립플롭(DFF1)의 출력(ACL[12], ACLb[12]) 또는 행 액세스 중임을 표시하는 플래그 신호(ACTIVE_BK[0,1])를 반전하여 출력하는 제1, 제2 인버터(I1)(I3)와; 상기 제1, 제2 인버터(I1)(I3)의 출력을 다시 반전하는 제3, 제4 인버터(I2)(I4)로 구성된 것으로, 이와 같이 구성된 종래 기술의 동작 과정을 설명하면 다음과 같다.FIG. 1 is a schematic diagram showing an embodiment of a circuit in which backward compatibility of a conventional bank from one bank to one bank is shown. As shown in FIG. 1, an externally input address signal ADD [12] is received to receive a clock signal CLK. A de-flip flop DFF1 for synchronously outputting the synchronous output to the output; A first inverting the output (ACL [12], ACLb [12]) or flag signal ACTIVE_BK [0,1] indicating that row access is being made by the switch; A second inverter (I1) I3; The third and fourth inverters I2 and I4 which invert the outputs of the first and second inverters I1 and I3 again, will be described below.

2뱅크 구조에서 1뱅크 구조로 갈 때 리프레시 비율(refresh rate)을 같게 유지하기 위해 2뱅크 구조에서 뱅크 어드레스로 쓰인 어드레스(BANKCL)가 1뱅크 구조에서는 X쪽 뱅크 어드레스로 역할이 바뀐다.In order to keep the refresh rate the same when moving from the 2-bank structure to the 1-bank structure, the address used as the bank address (BANKCL) in the 2-bank structure is changed to the X-side bank address in the 1-bank structure.

행 경로(ROW Path)의 입장에서는 달라지는 것이 없지만 열(Column) 경로의 입장에서는 열 엑세스(access)시 뱅크 어드레스의 유무에 따라 핑퐁(pingpong)뱅크 동작의 여부가 달라지므로 차이점이 생기게 된다. 즉 ACTIVE_BK0와 ACTIVE_BK1 신호는 각각 해당되는 뱅크(2뱅크 구조) 혹은 해당되는 X블록(1뱅크 구조)이 선택되어 워드라인이 떠있는 동안에는 로직 '하이'상태에 있다. 따라서 1뱅크 구조에서 열 액세스 즉, 읽기(Read) 또는 쓰기(Write) 동작이 일어날 때 입력 어드레스 신호(ADD[12])에 의한 디 플립플롭(DFF1)의 출력((ACL[12], ACLb[12])이 없어도, 상기 ACTIVE_BK0 신호와 ACTIVE_BK1 신호에 의해 워드라인이 떠있는 동안에는 X블록(1뱅크 구조)쪽으로 액세스하게 된다.The position of the row path does not change, but the position of the column path causes a difference because the operation of the pingpong bank depends on the presence or absence of the bank address during column access. That is, the ACTIVE_BK0 and ACTIVE_BK1 signals are in logic 'high' states while the corresponding bank (two-bank structure) or the corresponding X block (one-bank structure) is selected and the word line is floating. Therefore, when a column access, that is, a read or write operation, occurs in the 1 bank structure, the output of the de-flip flop DFF1 by the input address signal ADD [12] (ACL [12], ACLb [ 12]), the word line is accessed by the ACTIVE_BK0 and ACTIVE_BK1 signals while the word line is floating.

상기와 같이 종래의 기술에 있어서는 4뱅크 구조 또는 8뱅크 구조에서 뱅크수를 2뱅크 혹은 4뱅크 구조로 줄이고자 하는 경우 호환성이 없어 그대로 적용할 수 없으므로 에스디램의 구조를 변경하여야 하는 문제점이 있었다.As described above, in the prior art, when the number of banks is reduced to 2 banks or 4 banks in the 4 bank structure or the 8 bank structure, there is a problem in that the structure of the SDRAM has to be changed since the compatibility is not applicable.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 뱅크 역방향 호환성을 갖기 위해서 행 경로쪽에서 들어가는 뱅크신호와 열 경로쪽에서 들어가는 뱅크신호를 분리함으로써, 호환성을 위해 에스디램의 구조를 바꾸지 않도록 하는 회로를 제공함에 그 목적이 있다.Accordingly, the present invention was devised to solve the above-mentioned conventional problems, and in order to have backward compatibility, the structure of the SDRAM for compatibility is separated by separating the bank signal entering from the row path and the bank signal entering from the column path. The purpose is to provide a circuit that does not change.

도 1은 종래 2뱅크에서 1뱅크로의 역방향 호환을 보인 회로의 일실시예를 보인 개략도.1 is a schematic diagram showing an embodiment of a circuit showing backward compatibility from one bank to one bank in the related art.

도 2는 본 발명에 따른 4뱅크 구조의 뱅크 역방향 호환성 회로를 보인 예시도.Figure 2 is an exemplary view showing a bank reverse compatibility circuit of the four bank structure according to the present invention.

***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***

DFF1, DFF2 : 디 플립플롭 NAD1∼NAD8 : 낸드게이트DFF1, DFF2: de-flip flop NAD1 to NAD8: NAND gate

I1∼I8 : 인버터I1 to I8: Inverter

이와 같은 목적을 달성하기 위한 본 발명의 구성은, 외부로부터 입력되는 어드레스 신호를 입력받아 클럭신호에 동기하여 출력하는 복수개의 디 플립플롭과; 상기 디 플립플롭의 출력과 행 액세스 중임을 표시하는 플래그 신호를 입력받아 낸드조합하여 출력하는 복수개의 낸드게이트와; 상기 낸드게이트의 출력을 반전하여 외부로최종 출력하는 복수개의 인버터로 구성함을 특징으로 한다.A configuration of the present invention for achieving the above object comprises: a plurality of de-flip to receive an address signal input from the outside and output in synchronization with a clock signal; A plurality of NAND gates configured to receive NAND-combined flag signals indicating that the output of the flip-flop is being accessed and row accesses; It is characterized by consisting of a plurality of inverters for inverting the output of the NAND gate to output the final.

다중 뱅크를 갖는 에스디램에 있어서, 서로 다른 뱅크간의 역방향 호환성을 위해 어드레스 입력신호와 행 액세스 중임을 표시하는 플래그 신호를 입력으로 하여, 조합로직을 통하여 행 경로에 관여하는 뱅크 어드레스와 열 경로에 관여하는 뱅크 어드레스를 분리하여 출력하는 것을 특징으로 한다.In an SDRAM having multiple banks, an address input signal and a flag signal indicating that a row is being accessed are inputted for backward compatibility between different banks, and the combination logic is involved in the bank address and the column path involved in the row path. And separating and outputting the bank address.

상기 행 경로에 관여하는 뱅크 어드레스는 어드레스 입력신호들간의 조합으로 생성하는 것을 특징으로 한다.The bank address involved in the row path is generated by a combination of address input signals.

상기 열 경로에 관여하는 뱅크 어드레스는 뱅크 옵션에 따라 어드레스 입력신호들만의 조합으로 생성하거나, 어드레스 입력신호 중의 일부와 행 액세스 중임을 표시하는 플래그 신호의 조합으로 생성하는 것을 특징으로 한다.The bank address involved in the column path may be generated by a combination of only the address input signals according to a bank option, or by a combination of a flag signal indicating row access with a part of the address input signal.

이하, 본 발명에 따른 일실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, an embodiment according to the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 4뱅크 구조의 뱅크 역방향 호환성 회로를 보인 예시도로서, 이에 도시한 바와 같이 외부로부터 입력되는 어드레스 신호(ADD[12])(ADD[13])를 입력받아 클럭신호(CLKBUF)에 동기하여 출력하는 제1, 제2 디 플립플롭(DFF1)(DFF2)과; 상기 제1 디 플립플롭(DFF1)의 출력(Q12) 및 반전출력(Q12b)을 또는 행 액세스 중임을 표시하는 플래그 신호(ACTIV_BK[0∼3])를 스위치를 통해 선택입력받고 상기 제2 디 플립플롭(DFF2)의 출력(Q13) 및 반전출력(Q13b)을 입력받아 낸드조합하여 출력하는 제1, 제2, 제3, 제4 낸드게이트(NAD1∼NAD4)와; 상기 제1, 제2, 제3, 제4 낸드게이트(NAD1∼NAD4)의 출력을 반전하여 열 경로에 관여하는 뱅크 어드레스(EXBK[3∼0])를 출력하는 제1, 제2, 제3, 제4 인버터(I1∼I4)와; 상기 제1, 제2 디 플립플롭(DFF1)(DFF2)의 출력(Q12)(Q13)을 입력받아 낸드조합하는 제5 낸드게이트(NAD5)와; 상기 제1 디 플립플롭(DFF1)의 반전출력(Q12b)과 상기 제2 디 플립플롭(DFF2)의 출력(Q13)을 입력받아 낸드조합하는 제6 낸드게이트(NAD6)와; 상기 제1 디 플립플롭(DFF1)의 출력(Q12)과 상기 제2 디 플립플롭(DFF2)의 반전출력(Q13b)을 입력받아 낸드조합하는 제7 낸드게이트(NAD7)와; 상기 제1, 제2 디 플립플롭(DFF1)(DFF2)의 반전출력(Q12b)(Q13b)을 입력받아 낸드조합하는 제8 낸드게이트(NAD8)와; 상기 제5, 제6, 제7, 제8 낸드게이트(NAD5∼NAD8)의 출력을 반전하여 행 경로에 관여하는 뱅크 어드레스(XBANKCL[3∼0])를 출력하는 제5, 제6, 제7, 제8 인버터(I5∼I8)로 구성한다.FIG. 2 is an exemplary diagram illustrating a bank backward compatibility circuit having a four bank structure according to the present invention. As shown in FIG. 2, an address signal ADD [12] and an ADD [13] input from the outside are received. First and second de-flip flops DFF1 and DFF2 which output in synchronization with CLKBUF; The second de-flip is received through a switch via the switch receiving the output Q12 and the inverted output Q12b of the first de-flip flop DFF1 or a flag signal ACTIV_BK [0 to 3] indicating that the row is being accessed. First, second, third, and fourth NAND gates NAD1 to NAD4 for receiving the output Q13 and the inverted output Q13b of the flop DFF2 and outputting them in NAND combination; First, second, and third outputting the bank addresses EXBK [3 to 0] involved in the column path by inverting the outputs of the first, second, third, and fourth NAND gates NAD1 to NAD4. And fourth inverters I1 to I4; A fifth NAND gate NAD5 for NAND-combining the outputs Q12 and Q13 of the first and second de flip-flops DFF1 and DFF2; A sixth NAND gate (NAD6) configured to receive NAND combinations of the inverted output (Q12b) of the first di flip-flop (DFF1) and the output (Q13) of the second di flip-flop (DFF2); A seventh NAND gate NAND7 that receives and NAND-combines the output Q12 of the first di flip-flop DFF1 and the inverted output Q13b of the second di flip-flop DFF2; An eighth NAND gate NAD8 for NAND-combining the inverted outputs Q12b and Q13b of the first and second de-flop flops DFF1 and DFF2; Fifth, sixth, and seventh inverting outputs of the fifth, sixth, seventh, and eighth NAND gates NAD5 to NAD8 to output bank addresses XBANKCL [3 to 0] that participate in the row path. And eighth inverters I5 to I8.

이와 같이 구성한 본 발명에 따른 일실시예의 동작 과정을 도 3을 참조하여 설명하면 다음과 같다.An operation process of an embodiment according to the present invention configured as described above will be described with reference to FIG. 3.

뱅크 역방향 호환성을 갖기 위해서 행 경로쪽에서 들어가는 뱅크신호와 열 경로쪽에서 들어가는 뱅크신호를 분리하는데, 도 2에 도시한 바와 같이 행 경로쪽으로 가는 뱅크 어드레스(XBANKCL[0∼3])는 어드레스 입력신호인 ADD[12], ADD[13]를 입력받는 제1, 제2 디 플립플롭(DFF1)(DFF2) 간의 조합로직(Combination Logic)을 통해 생성되고, 열 경로쪽으로 가는 뱅크 어드레스(EXBK[0∼3])는 상기 제1 디 플립플롭(DFF1)의 출력(Q12) 및 반전출력(Q12b) 또는 행 액세스 중임을 표시하는 플래그 신호(ACTIV_BK[0∼3])와 상기 제2 디 플립플롭(DFF2)의 출력(Q13) 및 반전출력(Q13b) 간의 조합로직을 통해 생성된다. 이때, 상기 행 액세스 중임을 표시하는 플래그 신호(ACTIV_BK[0∼3])는 무시(Don't Care)상태가 된다.For bank backward compatibility, the bank signal entering from the row path side and the bank signal entering from the column path side are separated. As shown in FIG. 2, the bank address XBANKCL [0 to 3] toward the row path side is ADD, which is an address input signal. [12] and a bank address EXBK [0 to 3] generated through a combination logic between the first and second de-flip flops DFF1 and DFF2 receiving ADD [13] and moving toward the column path. ) Is a flag signal ACTIV_BK [0 to 3] indicating that the output Q12 and the inverted output Q12b or row access of the first de flip-flop DFF1 and the second de flip-flop DFF2 are performed. It is generated through the combinational logic between the output Q13 and the inverted output Q13b. At this time, the flag signals ACTIV_BK [0 to 3] indicating that the row is being accessed are in a Don't Care state.

그러나, 4뱅크 구조에서 2뱅크 구조로 가고자 하는 경우에는 어드레스 입력신호인 ADD[12]는 행 액세스(예를 들어 SDRAM에서 액티브 명령이 주어져서 워드라인을 띄울 경우)시 블록 어드레스 입력으로 주어져 같은 뱅크내에 존재하는 서로 다른 두 블록을 구분하게 된다. 따라서 행 경로쪽으로 가는 뱅크 어드레스는 외형상 아무런 변화가 없게 된다.However, in case of going from 4 bank structure to 2 bank structure, ADD [12], which is an address input signal, is given as a block address input during row access (for example, when an active instruction is given in SDRAM and a word line is floated). It distinguishes two different blocks that exist. Therefore, the bank address toward the row path does not change in appearance.

또한, 열 액세스(예를 들어 SDRAM에서 읽기나 쓰기 명령이 주어질 때)시에는 ADD[13]만 어드레스 입력신호로 주어지고, ADD[12]는 어드레스 입력신호로 주어지지 않으므로, 열 경로쪽으로 가는 뱅크 어드레스(EXBK[0∼3])는 행 액세스 중임을 표시하는 플래그 신호(ACTIV_BK[0∼3])와 제2 디 플립플롭(DFF2)의 출력(Q13)간의 조합로직을 통해 생성된다.Also, when accessing columns (for example, when a read or write command is given in SDRAM), only ADD [13] is given as an address input signal, and ADD [12] is not given as an address input signal. The address EXBK [0-3] is generated through the combinational logic between the flag signal ACTIV_BK [0-3] indicating that the row is being accessed and the output Q13 of the second de flip-flop DFF2.

이상에서 설명한 바와 같이 본 발명 뱅크 역방향 호환성 회로는 서로 다른 뱅크 수를 갖는 메모리 장치간의 호환성을 증진시키며, 이로 인하여 호환성을 위하여 에스디램의 구조를 바꾸지 않아도 되는 효과가 있다.As described above, the bank backward compatibility circuit of the present invention enhances the compatibility between memory devices having different bank numbers, and thus, there is an effect that the structure of the SDRAM is not changed for compatibility.

Claims (1)

외부로부터 입력되는 어드레스 신호를 입력받아 클럭신호에 동기하여 출력하는 제1, 제2 디 플립플롭과; 상기 제1, 제2 디 플립플롭의 출력 및 반전출력 또는 행 액세스 중임을 표시하는 플래그 신호를 스위치를 통해 선택입력받고 상기 제2 디플립플롭의 출력 및 반전 출력을 입력받아 낸드조합하여 제1-제4 인버터를 통해 열경로에 대한 뱅크 어드레스로 출력하는 제1-제4 낸드게이트와; 상기 제1디플립플롭의 출력 및 반전출력과 상기 제2디플립플롭의 출력 및 반전출을 각기 낸드조합하여 제5-제8 인버터를 통해 행경로에 대한 뱅크어드레스로 출력하는 제5-제8 낸드게이트로 구성하여 된 것을 특징으로 하는 뱅크 역방향 호환성 회로.First and second flip-flops for receiving an address signal input from the outside and outputting the same in synchronization with a clock signal; A flag signal indicating that the output of the first and second flip-flops and the inverted output or the row are being accessed is selectively input through a switch, and the output and the inverted outputs of the second flip-flop are input and NAND-combined. A first to fourth NAND gates outputting the bank addresses for the thermal paths through the fourth inverters; A fifth to eighth NAND combination of an output and an inverted output of the first diplop flop and an output and an inverted output of the second flip-flop, respectively, and output to a bank address for a row path through a fifth to eighth inverters; A bank backward compatibility circuit comprising a NAND gate.
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