KR100299610B1 - Source driver Icy power saving circuit - Google Patents

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Abstract

본 발명은 소오스 드라이버 IC 내의 쉬프트 레지스터 블록에 공급되는 클럭을 제어하여 전력 소모를 줄일 수 있게 하는 소오스 드라이버 아이시의 전원 세이빙 회로에 관한 것으로, RE_CLK 와 LE_CLK 을 콘트롤하고 이를 출력하는 제1 콘트롤블록과, 상기 콘트롤블록에서 출력되어 나오는 RE_CLK 과 LE_CLK 을 나누어 공급하는 좌측 쉬프트 레지스터 블록 및 우측 쉬프트 레지스터 블록과, 상기 좌, 우측 쉬프트 레지스터 블록을 콘트롤하기 위한 제2 콘트롤블록을 포함하는 것을 그 특징으로 한다. 이상에서와 같이 본 발명은, 적어도 64개의 쉬프트 레지스터 블록을 32개씩 두개의 좌,우측 쉬프트 레지스터 블록으로 나누어 위치시키고 그에 필요한 만큼만 쉬프트 레지스터 블록에 클럭을 나누어 공급해 주므로써 많은 전력 소모를 줄이는 효과가 제공된다.The present invention relates to a power saving circuit of a source driver IC to control a clock supplied to a shift register block in a source driver IC so as to reduce power consumption. A first control block for controlling and outputting RE_CLK and LE_CLK; And a left shift register block and a right shift register block for separately supplying RE_CLK and LE_CLK outputted from the control block, and a second control block for controlling the left and right shift register blocks. As described above, the present invention divides at least 64 shift register blocks into two left and right shift register blocks by 32 and supplies clocks to the shift register block only as necessary to reduce the power consumption. do.

Description

소오스 드라이버 아이시의 전원 세이빙 회로Source driver Icy power saving circuit

본 발명은 TFT(Thin Film Transistor) LCD구동용 소오스 드라이버 아이시(Source Driver-IC)의 전원 세이빙(Power Saving)회로에 관한 것으로, 특히 소오스 드라이버 IC내의 쉬프트 레지스터 블록에 공급되는 쿨럭을 제어하여 전력 소모를 줄일 수 있게 하는 소오스 드라이버 아이시의 전원 세이빙 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power saving circuit of a source driver IC for driving a thin film transistor (TFT) LCD, and more particularly, to control a cool block supplied to a shift register block in a source driver IC. The present invention relates to a power saving circuit of a source driver IC which can reduce power consumption.

제1도는 종래의 소오스 드라이버 IC내의 채널 블록 구성도를 나타낸 도면이고, 제2도는 종래의 쉬프트 레지스터 블록 구성도를 나타낸 클럭 사용 예시도이다.FIG. 1 is a diagram showing a channel block diagram in a conventional source driver IC, and FIG. 2 is a diagram showing a clock use diagram showing a conventional shift register block diagram.

제1도에 따르면, 소오스 드라이버 IC는 다수개의 쉬프트 레지스터(1~64)와, 상기 1개의 쉬프트 레지스터에 의해 제어되는 6채널과, 그리고 OUT1~OUT384 채널로 구성된다.According to FIG. 1, the source driver IC is composed of a plurality of shift registers 1 to 64, six channels controlled by the one shift register, and OUT1 to OUT384 channels.

이와 같이 구성된 종래의 소오스 드라이버 IC는 제2도에 도시한 업(UP)신호에 따라 쉬프트 레지스터 블록(10),(30)이 좌로 이동할 것인지 아니면 우로 이동할 것인지가 결정되어 지고, 따라서 제3도에 도시한 클럭(CLK)은 64개의 쉬프트 레지스터와 모두 연결되어 있다. 이와 같이 종래의 소오스 드라이버 IC내의 클럭은 64개의 쉬프트 레지스터에 모두 연결되어 있고, 상기 쉬프트 레지스터는 1번부터 64번 까지 순차적으로 동작하게 된다. 즉, 1번 쉬프트 레지스터가 동작할때에도 2번에서 63번까지의 쉬프트 레지스터에도 클럭 신호가 인가되어지고 있다. 이와 같이 종래의 소오스 드라이버 IC는 동작하지 않은 쉬프트 레지스터에도 클럭 신호가 인가되어 많은 전력을 소모시키는 문제점이 있다.In the conventional source driver IC configured as described above, it is determined whether the shift register blocks 10 and 30 move to the left or the right according to the UP signal shown in FIG. The illustrated clock CLK is connected to all 64 shift registers. As such, the clocks in the conventional source driver IC are all connected to 64 shift registers, and the shift registers are sequentially operated from 1 to 64 times. In other words, even when the shift register 1 operates, the clock signal is applied to the shift registers 2 to 63, respectively. As described above, the conventional source driver IC has a problem in that a clock signal is applied to a shift register that is not operated to consume a lot of power.

본 발명은 상기와 같은 종래의 문제점을 해결하고자 이루어진 것으로서, 그 목적은 64개의 쉬프트 레지스터 블록을 32개씩 두 개의 좌,우측 쉬프트 레지스터 블록으로 나누어 위치시킴으로서 쉬프트 레지스터 블록에 필요한 만큼만 클럭을 공급해 주므로서 많은 전력 소모를 줄일 수 있게 한 것이다.SUMMARY OF THE INVENTION The present invention has been made to solve the conventional problems as described above. The object of the present invention is to divide 64 shift register blocks into two left and right shift register blocks by 32 to supply clocks as much as necessary for the shift register block. The power consumption can be reduced.

상기의 목적을 달성하고자 본 발명은, RE_CLK과 LE_CLK을 콘트롤하고 이를 출력하는 제 1콘트롤블록과, 상기 콘트롤블록에서 출력되어 나오는 RE_CLK과 LE_CLK을 나누어 공급하는 좌측 쉬프트 레지스터 블록 및 우측 쉬프트 레지스터 블록과, 상기 좌,우측 쉬프트 레지스터 블록을 콘트롤하기 위한 제 2콘트롤블록을 포함하는 것을 그 특징으로 한다.In order to achieve the above object, the present invention provides a first control block for controlling and outputting RE_CLK and LE_CLK, a left shift register block and a right shift register block for separately supplying RE_CLK and LE_CLK outputted from the control block; And a second control block for controlling the left and right shift register blocks.

바람직하게, 상기 64개의 쉬프트 레지스터 블록을 32개씩 좌,우측으로 나누어 위치시킨 것을 그 특징으로 한다.Preferably, the 64 shift register blocks are arranged by dividing the 64 shift register blocks into left and right sides.

바람직하게, 상기 좌측 쉬프트 레지스터는 RE_CLK을 공급하고, 우측 쉬프트 레지스터는 LE_CLK을 각각 공급시키는 것을 그 특징으로 한다.Preferably, the left shift register supplies RE_CLK, and the right shift register supplies LE_CLK, respectively.

바람직하게, 상기 제 1콘트롤블록은 RE_CLK와 LE_CLK을 반전시키는 제 1인버터와, 업신호를 반전시키는 제 2인버터와, 상기 업신호에 따라 스트레이트 또는 크로스로 출력할 것인지 결정하는 디플립플롭과, 상기 디플립플롭의 Q와 QB로 출력되어 나오는 신호를 좌측 또는 우측방향으로 출력하는 멀티플렉스와, 상기 멀티플렉스로 출력되어 나오는 RE_CLK와 LE_CLK을 논리화하는 제 1논리합소자 및 제 2논리합소자로 구성된다.Preferably, the first control block includes a first inverter for inverting RE_CLK and LE_CLK, a second inverter for inverting an up signal, a deflip-flop for determining whether to output straight or cross according to the up signal; It consists of a multiplex for outputting the signals output to the Q and QB of the flip-flop in the left or right direction, and a first logic and a second logic device for logicalizing RE_CLK and LE_CLK output to the multiplex. .

제1도는 종래의 소오스 드라이버 IC 내의 채널 블록 구성도를 나타낸 도면.1 is a diagram showing a channel block diagram in a conventional source driver IC.

제2도는 종래의 쉬프트 레지스터 블록 구성도를 나타낸 클럭 사용 예시도.2 is an exemplary clock usage diagram showing a conventional shift register block diagram.

제3도는 종래의 업(UP)파형과 클럭(CLK) 파형을 나타낸 도면.3 is a diagram illustrating a conventional UP waveform and a clock CLK waveform.

제4도는 본 발명의 쉬프트 레지스터 블록 구성도를 나타낸 도면.4 is a diagram illustrating a shift register block configuration of the present invention.

제5도는 본 발명에서의 설명을 위한 신호 파형도.5 is a signal waveform diagram for explanation in the present invention.

제6도는 제4도에서의 제1콘트롤 블록을 구체적으로 도시한 회로도.FIG. 6 is a circuit diagram showing in detail the first control block in FIG.

제7도는 업(UP)신호에 따라 생성된 신호 파형도.7 is a signal waveform diagram generated according to an UP signal.

제8도는 시뮬레이션 도표이다.8 is a simulation diagram.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

100 : 제1콘트롤블록 200,300:쉬프트 레지스터 블록100: first control block 200,300: shift register block

400 : 제2콘트롤블록 INT1: 제1인버터400: 2nd control block INT 1 : 1st inverter

INT2: 제2인버터 FF : 디플립플롭INT 2 : 2nd Inverter FF: Deflip-Flop

MUX : 멀티플랙스 AND1: 제 1논리합소자MUX: Multiplex AND 1 : First Logic Synthesis

AND2: 제 2논리합소자AND 2 : second logical element

이 바람직한 실시예를 통해 본 발명의 목적, 특징 및 이점을 보다 잘 이해할 수 있게 된다.This preferred embodiment enables a better understanding of the objects, features and advantages of the present invention.

이하, 첨부한 도면을 참조하여 본 발명에 의한 구동 방법 및 장치의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of a driving method and apparatus according to the present invention will be described in detail with reference to the accompanying drawings.

제4도는 본 발명의 쉬프트 레지스터 블록 구성도를 나타낸 도면이고, 제5도는 본 발명에서의 설명을 위한 신호 파형도이다.4 is a diagram illustrating a shift register block configuration of the present invention, and FIG. 5 is a signal waveform diagram for explaining the present invention.

제4도에 따르면, RE_CLK과 LE_CLK을 콘트롤하고 이를 출력하는 제 1콘트롤블록(100)과, 상기 콘트롤블록에서 출력되어 나오는 RE_CLK과 LE_CLK을 나누어 공급하는 좌측 쉬프트 레지스터 블록(200) 및 우측 쉬프트 레지스터 블록(300)과, 상기 좌,우측 쉬프트 레지스터 블록을 콘트롤하기 위한 제 2콘트롤블록(400)을 포함하여 구성된다.According to FIG. 4, a first control block 100 for controlling and outputting RE_CLK and LE_CLK, and a left shift register block 200 and a right shift register block for separately supplying RE_CLK and LE_CLK outputted from the control block. And a second control block 400 for controlling the left and right shift register blocks.

제6도는 제4도에서의 제 1콘트롤 블록을 구체적으로 도시한 회로도이고, 제7도는 업(UP)신호에 따라 생성된 신호 파형도이고, 제8도는 시뮬레이션(Simulation)도표이다. 제6도에 따르면, 상기 제 1콘트롤블록(100)은 RE_CLK와 LE_CLK을 반전시키는 제 1인버터(INL1)와, 업(UP)신호를 반전시키는 제 2인버터(INT2)와, 상기 업신호에 따라 스트레이트 또는 크로스로 출력할 것인지 결정하는 디플립플롭(FF)과, 상기 디플립플롭의 Q와 QB로 출력되어 나오는 신호를 좌측 또는 우측방향으로 출력하는 멀티플렉스(MUX)와 상기 멀티플렉스로 출력되어 나오는 RE_CLK와 LE_CLK을 논리화하는 제 1논리합소자(ANDI) 및 제 2논리화소자(AND2)를 포함하여 구성된다.FIG. 6 is a circuit diagram specifically showing a first control block in FIG. 4, FIG. 7 is a signal waveform diagram generated according to an UP signal, and FIG. 8 is a simulation diagram. According to FIG. 6, the first control block 100 includes a first inverter INL 1 for inverting RE_CLK and LE_CLK, a second inverter INT 2 for inverting an UP signal, and the up signal. According to the de-flop flop (FF) to determine whether to output in a straight or cross according to the multiplex (MUX) and the multiplex to output the signal output to the Q and QB of the flip-flop to the left or right direction And a first logic element AND I and a second logic element AND 2 that logicalize the output RE_CLK and LE_CLK.

이와 같이, 구성된 본 발명의 작용효과를 바람직한 실시예를 통해 상세히 설명하기로 한다.Thus, the effect of the present invention configured will be described in detail through the preferred embodiment.

먼저, 제4도에서와 같이 소오스 드라이버IC 내부에는 쉬프트 레지스터가 64개로 구성되어 있고, 칩 센터(chip center)에 있는 제 2콘트롤블록(400)을 중심으로 좌측쉬프트 레지스터 블록(200)32개와 우측 쉬프트 레지스터 블록(300)32개가 각각 나누어 위치되어 있다.First, as shown in FIG. 4, 64 shift registers are configured inside the source driver IC, and 32 left shift register blocks 200 and right side are centered on the second control block 400 located at the chip center. 32 shift register blocks 300 are respectively divided.

즉, 제 2콘트롤블록(400)을 중심으로 좌측 32개의 쉬프트 레지스터 블록(200)은 RE_CLK로 클럭(clock)을 인에이블시키고, 우측 32개의 쉬프트 레지스터 블록(300)은 LE_CLK로 클럭을 인에이블시킨다.That is, the left 32 shift register blocks 200 enable clocks with RE_CLK around the second control block 400, and the right 32 shift register blocks 300 enable clocks with LE_CLK. .

그럼 여기서, RECLK와 LECLK의 생성과정을 제6도를 참조하여 설명하기로 한다.Now, the process of generating RECLK and LECLK will be described with reference to FIG.

먼저, 쉬프트 레지스터의 방향을 결정하는 업(UP)신호에 따라 디플립플롭(FF)의 출력Q와 QB가 스트레이트(Straight)로 출력할 것인지 아니면 크로스(cross)로 출력할 것인지를 결정한다.First, it is determined whether the output Q and QB of the flip-flop FF are output in straight or cross according to the up signal for determining the direction of the shift register.

즉, 제8도의 시뮬레이션 도표에서와 같이 UP=1인 경우는 디플립플롭(FF)의 출력 Q와 CLK을 논리합소자(AND1)에 의해 논리화되어 RE_CLK를 생성하고, 또한 디플립플롭(FF)의 출력 QB와 CLK를 논리합소자(AND2)에 의해 논리화되어 LE_CLK를 생성한다. 한편 UP=0인 경우는 (QB·CLK)=RE_CLK 이고, (Q·CLK)=LE_CLK이다. 그리고 Cnt_CLK 신호는 쉬프트 레지스터 클럭의 반 만큼 즉, 32클럭 후 변화시키는 신호로서 RE_CLK와 LE_CLK의 신호를 각각 생성해 주기 위해 사용한다.That is, in the case of UP = 1, as shown in the simulation diagram of FIG. 8, the output Q and CLK of the deflip-flop FF are logicalized by the logical sum element AND 1 to generate RE_CLK, and also the deflip-flop FF. ) Output QB and CLK are logicalized by the logic sum element AND 2 to generate LE_CLK. On the other hand, when UP = 0, (QBCLK) = RE_CLK and (QCLK) = LE_CLK. The Cnt_CLK signal is a signal that is changed by half of the shift register clock, that is, after 32 clocks, and used to generate RE_CLK and LE_CLK signals, respectively.

즉, Cnt_CLK 이 쉬프트 레지스터 클럭 32개 만큼은 하이를 유지하고. 그 이후 32개 클럭 만큼은 로우로 유지하게 된다.That is, Cnt_CLK remains high for 32 shift register clocks. After that, 32 clocks are kept low.

만약, Cnt_CLK=하이(High)이면 디플립플롭(FF)의 출력 Q=하이, QB=로우가 된다. 업(UP)신호에 따라 UP=1이면 RE_CLK만 출력되고, LE_CLK는 로우만을 유지하게 된다. 만약, UP=O이면 LE_CLK만 출력되고, RE_CLK는 로우만을 유지하게 된다.If Cnt_CLK = High, the output of the flip-flop FF is Q = high and QB = low. If UP = 1 according to the UP signal, only RE_CLK is output and LE_CLK keeps low. If UP = O, only LE_CLK is output and RE_CLK is kept low.

이와 반대로 Cnt_CLK로우(Low)이고 UP=1일때는 LE_CLK만 출력되고, RE_CLK는 로우만을 유지한다. 만약 Cnt_CLK=로우이고 UP=O일때는 RE_CLK만 출력되고, LE_CLK는 로우만을 유지된다. 그리고 RE_CLK와 LE_CLK를 생성하기 위해 필요한 Cnt_CLK 신호를 카운터 또는 외부 패드(pad)신호로 처리하게 되는 것이다.On the contrary, when Cnt_CLK is low and UP = 1, only LE_CLK is output and RE_CLK is kept low. If Cnt_CLK = low and UP = O, only RE_CLK is output and LE_CLK is only low. The Cnt_CLK signal needed to generate RE_CLK and LE_CLK is processed as a counter or an external pad signal.

이상에서와 같이, 본 실시예에서는, 64개의 쉬프트 레지스터 블록을 32개씩 두 개의 좌,우측 쉬프트 레지스터 블록으로 나누어 위치시킴으로서 쉬프트 레지스터 블록에 필요한 만큼만 클럭을 나누어 공급하는 것이 가능하다.As described above, in the present embodiment, by dividing the 64 shift register blocks into two left and right shift register blocks by 32, it is possible to divide and supply only the clocks necessary for the shift register block.

상술한 설명으로부터 분명한 것은, 본 발명의 소오스 드라이버 아이시의 전원 세이빙 회로에 의하면, 적어도 64개의 쉬프트 레지스터 블록을 32개씩 두 개의 좌,우측 쉬프트 레지스터 블록으로 나누어 위치시키고 그에 필요한 만큼만 쉬프트 레지스터 블록에 클럭을 나누어 공급해 주므로써 많은 전력 소모를 줄이는 효과가 있다는 것이다.It is clear from the above description that, according to the power saving circuit of the source driver IC of the present invention, at least 64 shift register blocks are divided into two left and right shift register blocks, each of which is divided into 32 blocks and clocks are shifted to the shift register block only as necessary. It is possible to reduce the power consumption by supplying separately.

Claims (3)

RE_CLK 과 LE_CLK 을 나누어 공급하는 좌측 쉬프트 레지스터 블록 및 우측 쉬프트 레지스터 블록과; 상기 좌,우측 쉬프트 레지스터 블록을 콘트롤하기 위한 제2 콘트롤 블록이 구비된 소오스 드라이버 아이시에 있어서, 상기 RE_CLK와 LE_CLK 을 반전시키는 제1 인버터와; 업신호를 반전시키는 제2 인버터와; 상기 RE_CLK 와 LE_CLK 의 생성을 제어하기 위한 Q 와 QB의 신호를 발생시키는 디플립플롭과; 상기 디플립플롭의 Q 와 QB 로 출력되어 나오는 신호를 좌측 또는 우측방향으로 출력하는 멀티플렉스와; 상기 멀티플렉스로 출력되어 나오는 RE_CLK 와 LE_CLK 을 논리화하는 제1 논리합소자 및 제2 논리합소자로 구성된 제1콘트롤 블록을 포함하는 것을 특징으로 하는 소오스 드라이버 아이시의 전원 세이빙 회로.A left shift register block and a right shift register block for separately supplying RE_CLK and LE_CLK; A source driver is provided with a second control block for controlling the left and right shift register blocks, comprising: a first inverter for inverting the RE_CLK and LE_CLK; A second inverter for inverting the up signal; A deflip-flop for generating signals of Q and QB for controlling generation of the RE_CLK and LE_CLK; A multiplex outputting a signal output from Q and QB of the flip-flop in a left or right direction; And a first control block comprising a first logic element and a second logic element for logicting RE_CLK and LE_CLK outputted to the multiplex. 제1항에 있어서, 상기 적어도 64개의 쉬프트 레지스터 블록을 32개씩 좌,우측으로 나누어 위치시킨 것을 특징으로 하는 소오스 드라이버 아이시의 전원 세이빙 회로.The power saving circuit of claim 1, wherein the at least 64 shift register blocks are disposed by dividing the at least 64 shift register blocks into left and right sides of the at least 64 shift register blocks. 제1항에 있어서, 상기 RE_CLK 와 LE_CLK 를 생성하기 위해 필요한 Cnt_CLK 신호를 카운터 또는 외부 패드신호로 처리하도록 한 것을 특징으로 하는 소오스 드라이버 아이시의 전원 세이빙 회로.The power saving circuit of the source driver IC of claim 1, wherein the Cnt_CLK signal required to generate the RE_CLK and the LE_CLK is processed as a counter or an external pad signal.
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