KR100298841B1

KR100298841B1 - 디에스1이와 디에스1 신호의 경보표시신호 검출장치

Info

Publication number: KR100298841B1
Application number: KR1019990033942A
Authority: KR
Inventors: 이재환
Original assignee: 서평원; 엘지정보통신주식회사
Priority date: 1999-08-17
Filing date: 1999-08-17
Publication date: 2001-11-01
Also published as: KR20010018121A

Abstract

본 발명은 DS1E와 DS1 신호에서 AIS 신호를 검출하기 위한 것으로, 이러한 본 발명은 입력된 DS1/DS1E 신호를 라인 인터페이스하는 라인 인터페이스부와; 상기 라인 인터페이스부에서 NRZ 형태의 TIP 신호를 전송받아 입력되는 신호의 종류 및 프레임에 따라 검출해야 할 영역을 설정하고 오실레이터에서 클럭을 입력받아 영역내의 '0'의 개수를 계수하여 AIS 신호를 검출하여 검출된 AIS를 출력하는 모니터 및 AIS 검출부로 구성되어, 여러 채널의 DS1E 또는 DS1 신호의 AIS를 검출하고 DS1과 DS1E이 혼용되어 수용된 경우에도 용이하게 AIS를 검출하며 입력되는 프레임의 종류에 따른 AIS 모니터 영역의 조절이 가능할 수 있게 되는 것이다.

Description

디에스1이와 디에스1 신호의 경보표시신호 검출장치 {Apparatus for detecting alarm indication signal of DS1E and DS1 signal}

본 발명은 DS1E와 DS1 신호의 경보표시신호(Alarm Indication Signal, 이하 'AIS'라 약칭한다) 검출에 관한 것으로, 특히 여러 채널의 DS1E 또는 DS1 신호의 AIS를 검출하고, DS1과 DS1E이 혼용되어 수용된 경우에도 용이하게 AIS를 검출하며, 입력되는 프레임의 종류에 따른 AIS 모니터 영역의 조절이 가능하도록 하기에 적당하도록 한 DS1E와 DS1 신호의 경보표시신호 검출장치에 관한 것이다.

일반적으로 디지털 계위(Digital Hierarchy)는 디지털화된 각종 정보 채널을 시분할 다중화하는 경우에 보통 각 채널의 적합성, 부호화의 비트 레이트, 회선의 수요율 등을 고려하여 여러 단계로 계층화하여 다중화한 것을 말하는 데, DS-1(Digital Signal - level 1)은 북미의 기존 디지털 계위에 기준한 속도 인터페이스로서 1.544Mbps이고, DS1E는 유럽의 디지털 계위에 기준한 속도 인터페이스로서 2.048Mbps이다.

그리고 AIS는 상위단의 수신부에서 경보를 검출한 경우 하위단으로 경보 상태가 아님을 알리기 위한 신호로서, 전송장치 A와 전송장치 B가 있다고 할 때 A와 B 양 전송장치간에 연결된 광케이블이 잘린다면 전송장치 B는 광신호의 손실을 검출하며 DS1/DS1E 신호는 AIS 신호를 송출하게 된다.

도1은 종래 AIS 검출장치의 블록구성도이다.

이에 도시된 바와 같이, 입력된 DS1 또는 DS1E 신호를 라인 인터페이스하는 라인 인터페이스부(1)와; 상기 라인 인터페이스부(1)에서 NRZ(Non Return to Zero) 형태의 TIP과 RING 신호와 클럭을 전송받아 프레임을 분석하여 AIS를 출력하는 프레임 분석부(2)로 구성된다.

그래서 가입자 측에서 입력된 DS1/DS1E 신호를 아날로그 라인 인터페이스 칩인 라인 인터페이스부(1)를 이용하여 수신신호를 재생한다. 그리고 재생된 NRZ 형태의 TIP, RING 신호와 회복클럭 신호를 프레임 분석용 IC인 프레임 분석부(2)에 공급하면, 프레임 분석부(2)는 입력되는 DS1/DS1E 신호의 프레임을 찾아 이를 분석한다. 즉, 프레임 분석부(2)는 IN-FRAME, OUT-OF-FRAME 상태를 분석하고 여기서 나타나게 되는 프레임 바이트를 분석하며 이를 이용하여 AIS 신호를 검출하게 된다. 또한 프레임 분석부(2)는 입력되는 데이터의 손실을 방지하기 위하여 회복(Recovery) 클럭을 사용한다.

이에 따라 AIS를 검출하기 위해서는 별도의 프레임 분석을 위한 칩이 추가되어야 한다. 따라서 접속하는 DS1/DS1E 신호의 수만큼 프레임 분석부(2)가 추가되어야 한다.

그러나 종래의 장치는 AIS를 검출하기 위하여 DS1/DS1E 신호의 프레임을 분석하는 IC를 사용하여야 하며, 특히 여러 채널의 DS1이나 DS1E 신호의 AIS를 검출하는 경우에는 채널수 만큼의 IC를 사용해야 하기 때문에 하드웨어의 구성이 복잡해지는 문제점이 있었다.

이에 본 발명은 상기와 같은 종래의 제반 문제점을 해소하기 위해 제안된 것으로, 본 발명의 목적은 여러 채널의 DS1E 또는 DS1 신호의 AIS를 검출하고, DS1과 DS1E이 혼용되어 수용된 경우에도 용이하게 AIS를 검출하며, 입력되는 프레임의 종류에 따른 AIS 모니터 영역의 조절을 수행할 수 있는 DS1E와 DS1 신호의 경보표시신호 검출장치를 제공하는 데 있다.

도1은 종래 AIS 검출장치의 블록구성도이고,

도2는 본 발명에 의한 DS1E와 DS1 신호의 경보표시신호 검출장치의 블록구성도이며,

도3은 도2에서 모니터 및 AIS 검출부의 상세블록도이고,

도4는 도3에서 DS1E 신호인 경우에 카운터부의 상세블록도이며,

도5는 도3에서 ESF 프레임 패턴인 DS1 신호인 경우에 카운터부의 상세블록도이고,

도6은 도3에서 D3/D4 또는 SLC-96 프레임 패턴인 DS1 신호인 경우에 카운터부의 상세블록도이며,

도7은 도3에서 DS1E와 DS1 신호를 겸용한 카운터부의 상세블록도이고,

도8은 도2에서 AIS 판단부의 상세블록도이며,

도9는 도2에서 AIS 선언 및 리셋부의 상세블록도이고,

도10은 도8의 AIS 판단부의 타이밍도이며,

도11은 일반적인 DS1E 신호의 프레임 구조를 보인 표이고,

도12는 일반적인 ESF의 프레임 구조를 보인 표이며,

도13은 일반적인 D3/D4의 프레임 구조를 보인 표이고,

도14는 일반적인 SLC-96의 프레임 구조를 보인 표이며,

도15는 본 발명이 적용되는 예를 보인 블록구성도이다.

* 도면의 주요 부분에 대한 부호의 설명 *

10 : 라인 인터페이스부 20 : 모니터 및 AIS 검출부

30 : 카운터부 70 : AIS 판단부

90 : AIS 선언 및 리셋부

상기와 같은 목적을 달성하기 위하여 본 발명에 의한 DS1E와 DS1 신호의 경보표시신호 검출장치는,

입력된 DS1/DS1E 신호를 라인 인터페이스하는 라인 인터페이스부와; 상기 라인 인터페이스부에서 NRZ 형태의 TIP 신호를 전송받아 입력되는 신호의 종류 및 프레임에 따라 검출해야 할 영역을 설정하고 오실레이터에서 클럭을 입력받아 영역내의 '0'의 개수를 계수하여 AIS 신호를 검출하여 검출된 AIS를 출력하는 모니터 및AIS 검출부로 이루어짐을 그 기술적 구성상의 특징으로 한다.

이하, 상기와 같은 본 발명 DS1E와 DS1 신호의 경보표시신호 검출장치의 기술적 사상에 따른 일실시예를 설명하면 다음과 같다.

도2는 본 발명에 의한 DS1E와 DS1 신호의 경보표시신호 검출장치의 블록구성도이다.

이에 도시된 바와 같이, 입력된 DS1/DS1E 신호를 라인 인터페이스하는 라인 인터페이스부(10)와; 상기 라인 인터페이스부(10)에서 NRZ 형태의 TIP 신호를 전송받아 입력되는 신호의 종류 및 프레임에 따라 검출해야 할 영역을 설정하고 오실레이터에서 클럭을 입력받아 영역내의 '0'의 개수를 계수하여 AIS 신호를 검출하여 검출된 AIS를 출력하는 모니터 및 AIS 검출부(20)로 구성된다.

도3은 도2에서 모니터 및 AIS 검출부의 상세블록도이다.

이에 도시된 바와 같이, 입력되는 클럭을 분주하고, 입력되는 신호의 종류와 프레임의 형태에 따라 로드값만을 변화시켜 출력하는 카운터(30)와; 상기 카운터(30)의 로드값에 따라 입력된 데이터에서 '0'의 개수를 카운트하여 입력되는 데이터가 AIS 신호인지를 판단하는 AIS 판단부(70)와; 상기 카운터부(30)에서 입력되는 로드 타임에 AIS 인지를 래치하여 AIS를 선언하며, 마이크로프로세서가 데이터를 읽으면 상태를 리셋시키는 AIS 선언 및 리셋부(90)로 구성된다.

도4는 도3에서 DS1E 신호인 경우에 카운터부의 상세블록도이다.

이에 도시된 바와 같이, 제1 내지 제4 입력단으로 로직이 로우인 전압을 입력받고 제어입력단으로 로직이 하이인 전압을 입력받아 CARRY OUT 신호를 출력하는제1 업카운터(31)와; 제1 내지 제4 입력단으로 로직이 로우인 전압을 입력받고 제어입력단으로 상기 제1 업카운터(31)의 CARRY OUT 신호를 입력받아 CARRY OUT 신호를 출력하는 제2 업카운터(32)와; 제1 및 제2 입력단으로 로직이 로우인 전압을 입력받고 제3 및 제4 입력단으로 로직이 하이인 전압을 입력받고, 제어입력단으로 상기 제2 업카운터(32)의 CARRY OUT 신호를 입력받아 CARRY OUT 신호를 출력하는 제3 업카운터(33)와; 상기 제3 업카운터(33)의 CARRY OUT 신호를 위상반전시켜 LOAD 신호를 출력하는 인버터(34)로 구성된다.

도5는 도3에서 ESF 프레임 패턴인 DS1 신호인 경우에 카운터부의 상세블록도이다.

이에 도시된 바와 같이, 제1 및 제4 입력단으로 로직이 로우인 전압을 입력받고 제2 및 제3 입력단으로 로직이 하이인 전압을 입력받고 제어입력단으로 로직이 하이인 전압을 입력받아 CARRY OUT 신호를 출력하는 제1 업카운터(35)와; 제1 및 제4 입력단으로 로직이 로우인 전압을 입력받고 제2 및 제3 입력단으로 로직이 하이인 전압을 입력받고 제어입력단으로 상기 제1 업카운터(35)의 CARRY OUT 신호를 입력받아 CARRY OUT 신호를 출력하는 제2 업카운터(36)와; 제1 및 제2 입력단으로 로직이 로우인 전압을 입력받고 제3 및 제4 입력단으로 로직이 하이인 전압을 입력받고 제어입력단으로 상기 제2 업카운터(36)의 CARRY OUT 신호를 입력받아 CARRY OUT 신호를 출력하는 제3 업카운터(37)와; 제1 입력단으로 로직이 로우인 전압을 입력받고 제2 내지 제4 입력단으로 로직이 하이인 전압을 입력받고 제어입력단으로 상기 제3 업카운터(37)의 CARRY OUT 신호를 입력받아 CARRY OUT 신호를 출력하는 제4 업카운터(38)와; 상기 제4 업카운터(38)의 CARRY OUT 신호를 입력받아 위상 반전시켜 LOAD 신호를 출력하는 인버터(39)로 구성된다.

도6은 도3에서 D3/D4 또는 SLC-96 프레임 패턴인 DS1 신호인 경우에 카운터부의 상세블록도이다.

이에 도시된 바와 같이, 제1 내지 제3 입력단으로 로직이 로우인 전압을 입력받고 제4 입력단으로 로직이 하이인 전압을 입력받고 제어입력단으로 로직이 하이인 전압을 입력받아 CARRY OUT 신호를 출력하는 제1 업카운터(40)와; 제1 내지 제4 입력단으로 로직이 하이인 전압을 입력받고 제어입력단으로 상기 제1 업카운터(40)의 CARRY OUT 신호를 입력받아 CARRY OUT 신호를 출력하는 제2 업카운터(41)와; 제2 및 제3 입력단으로 로직이 로우인 전압을 입력받고 제1 및 제4 입력단으로 로직이 하이인 전압을 입력받고 제어입력단으로 상기 제2 업카운터(41)의 CARRY OUT 신호를 입력받아 CARRY OUT 신호를 출력하는 제3 업카운터(42)와; 제1 내지 제4 입력단으로 로직이 하이인 전압을 입력받고 제어입력단으로 상기 제3 업카운터(42)의 CARRY OUT 신호를 입력받아 CARRY OUT 신호를 출력하는 제4 업카운터(43)와; 상기 제4 업카운터(43)의 CARRY OUT 신호를 입력받아 위상 반전시켜 LOAD 신호를 출력하는 인버터(44)로 구성된다.

도7은 도3에서 DS1E와 DS1 신호를 겸용한 카운터부의 상세블록도이다.

이에 도시된 바와 같이, 두 개의 입력단으로 두 개의 오실레이터 클럭을 각각 입력받아 다중화하여 클럭신호를 출력하는 클럭 다중화부(45)와; 두 개의 입력단으로 로직이 로우인 전압을 입력받아 다중화하여 출력하는 제1, 제4, 제5, 제8,제9, 제10 다중화부(46)(49)(50)(53)(54)(55)와; 두 개의 입력단으로 로직이 로우인 전압과 로직이 하이인 전압을 입력받아 다중화하여 출력하는 제2, 제3, 제6, 제7 다중화부(47)(48)(51)(52)와; 두 개의 입력단으로 로직이 하이인 전압을 입력받아 다중화하여 출력하는 제11, 제12, 제14, 제15, 제16 다중화부(56)(57)(59)(60)(61)와; 두 개의 입력단으로 로직이 하이인 전압과 로직이 로우인 전압을 입력받아 다중화하여 출력하는 제13 다중화부(58)와; 제1 내지 제4 입력단으로 각각 상기 제1 내지 제4 다중화부(46 ~ 49)의 출력을 입력받고 제어입력단으로 로직이 하이인 전압을 입력받아 CARRY OUT 신호를 출력하는 제1 업카운터(62)와; 제1 내지 제4 입력단으로 각각 상기 제5 내지 제8 다중화부(50 ~ 53)의 출력을 입력받고 제어입력단으로 상기 제1 업카운터(62)의 CARRY OUT 신호를 입력받아 CARRY OUT 신호를 출력하는 제2 업카운터(63)와; 제1 내지 제4 입력단으로 각각 상기 제9 내지 제12 다중화부(54 ~ 57)의 출력을 입력받고 제어입력단으로 상기 제2 업카운터(63)의 CARRY OUT 신호를 입력받아 CARRY OUT 신호를 출력하는 제3 업카운터(64)와; 제1 내지 제4 입력단으로 각각 상기 제13 내지 제16 다중화부(58 ~ 61)의 출력을 입력받고 제어입력단으로 상기 제3 업카운터(64)의 CARRY OUT 신호를 입력받아 CARRY OUT 신호를 출력하는 제4 업카운터(65)와; 상기 제4 업카운터(65)의 CARRY OUT 신호를 입력받아 위상 반전시켜 LOAD 신호를 출력하는 인버터(66)로 구성된다.

상기에서 DS1과 DS1E를 겸용한 카운터부는, DS1/DS1E 신호의 종류에 따라 로드입력단에 입력되는 초기 로드값이 변하게 하여 입력되는 초기 로드값이 하이이면DS1로 로우이면 DS1E로 하여 출력하는 것을 특징으로 한다.

도8은 도2에서 AIS 판단부의 상세블록도이다.

이에 도시된 바와 같이, 입력된 오실레이터 클럭의 위상을 반전시키는 인버터(71)와; 상기 인버터(71)에서 위상반전된 클럭을 입력받고 상기 라인 인터페이스부(10)에서의 데이터를 입력받아 지연시켜 출력하는 제1 D 플립플롭(Q1)(72)과; 상기 라인 인터페이스부(10)에서의 데이터와 상기 제1 D 플립플롭(Q1)(72)의 데이터를 논리합하여 출력하는 제1 논리합 소자(73)와; 상기 제1 논리합 소자(73)의 출력을 비동기 리셋 신호로 입력받고 자체의 출력단 QN에서 출력된 신호를 입력데이터로 하여 입력되는 데이터에서 디지털 신호가 로우 상태인 '0'을 감시하는 제1 비동기 리셋 D 플립플롭(Q2)(74)과; 상기 제1 논리합 소자(73)의 출력을 비동기 리셋 신호로 입력받고 상기 제1 비동기 리셋 D 플립플롭(74)의 출력을 입력받아 비동기 리셋한 신호를 출력하는 제2 비동기 리셋 D 플립플롭(Q3)(75)과; 상기 제2 비동기 리셋 D 플립플롭(Q3)(75)과 제2 D 플립플롭(Q4)(78)의 출력을 논리합하는 제2 논리합 소자(76)와; 상기 제2 논리합 소자(76)의 출력과 상기 카운터부(30)에서 출력된 LOAD 신호를 논리곱하는 제1 논리곱 소자(77)와; 상기 제1 논리곱 소자(77)의 출력을 지연시켜 '0'의 개수가 1개인 경우를 검출하고 유지하는 제2 D 플립플롭(Q4)(78)과; 상기 제2 비동기 리셋 D 플립플롭(Q3)(75)과 제2 D 플립플롭(78)의 출력을 논리곱하는 제2 논리곱 소자(69)와; 상기 제2 논리곱 소자(69)의 출력과 제3 D 플립플롭(82)의 출력을 논리합 하는 제3 논리합 소자(80)와; 상기 제3 논리합 소자(80)와 상기 카운터부(30)에서 출력된 LOAD 신호를 논리곱하는 제3 논리곱 소자(81)와; 상기 제3 논리곱 소자(81)의 데이터를 지연시켜 '0'의 개수가 2개인 경우를 검출하고 유지하는 제3 D 플립플롭(Q5)(82)으로 구성된다.

도9는 도2에서 AIS 선언 및 리셋부의 상세블록도이다.

이에 도시된 바와 같이, 데이터를 입력받아 지연시켜 Q와 QN 신호를 출력하는 제1 D 플립플롭(Q7)(91)과; 상기 제1 D 플립플롭(Q7)(91)의 Q 신호를 데이터로 입력받아 지연시켜 출력하는 제2 D 플립플롭(Q8)(92)과; 상기 제1 D 플립플롭(Q7)(91)의 QN 신호와 상기 제2 D 플립플롭(Q8)(92)의 출력신호를 부정논리합하는 제1 부정논리합 소자(93)와; 상기 카운터부(30)에서 출력되는 LOAD 신호와 상기 AIS 판단부(70)의 제3 D 플립플롭(Q5)(82)에서 출력되는 신호를 부정논리합하는 제2 부정논리합 소자(94)와; 상기 제2 부정논리합 소자(94)의 출력과 동기 리셋 D 플립플롭(Q6)(96)의 출력을 논리합하는 논리합 소자(95)와; 상기 제1 부정논리합 소자(93)의 출력을 동기 리셋으로 입력받고 상기 논리합 소자(95)의 출력을 입력받아 AIS 인지를 래치하여 AIS를 선언하고 AIS 신호를 출력하는 동기 리셋 D 플립플롭(96)으로 구성된다.

이와 같이 구성된 본 발명에 의한 DS1E와 DS1 신호의 경보표시신호 검출장치의 동작을 첨부한 도면에 의거 상세히 설명하면 다음과 같다.

먼저 종래에는 전송장치 A와 전송장치 B가 있다고 할 때 A와 B 양 전송장치간에 연결된 광케이블이 잘린다면 전송장치 B는 광신호의 손실을 검출하며DS1/DS1E 신호는 AIS 신호를 송출하게 된다. 그러나 본 발명의 경우에는 DS1/DS1E 신호로 접속된 교환기 등의 장치에서 송출한 AIS 신호를 검출하는데 사용된다. 그래서 본 발명에서 AIS는 AIS 상태인지 아닌지를 검출하는데 사용되며, 그 결과는 로직 하이 또는 로직 로우의 상태로 마이크로프로세서에 보고된다.

본 발명은 종래의 기술인 프레임을 분석하여 AIS 신호(UNFRAMED ALL '1')를 인식하는 방법과는 달리, 입력되는 신호의 종류 및 프레임 패턴 종류에 따라 모니터 영역을 설정하고 반드시 입력되어야 하는 '0'의 개수를 계수하여 AIS를 검출한다. 또한 입력되는 데이터의 경우에, 종래에는 각 채널의 RECOVERY CLOCK을 사용하였지만, 본 발명에서는 이미 존재하는 오실레이터를 이용하여 하나의 클럭을 모든 채널에서 공용으로 사용하고 입력되는 데이터에 비동기로 동작되어도 가능하도록 구성된다. 여기서 종래의 프레임 분석부(2)의 주목적은 AIS 검출이 아니므로 입력되는 데이터의 손실을 방지하기 위하여 RECOVERY CLOCK을 사용하지만, 본 발명은 AIS 신호를 검출하는 것이 목적이므로 오실레이터의 클럭을 사용한다.

도11은 일반적인 DS1E 신호의 프레임 구조를 보인 표이다. 그래서 DS1E 신호의 프레임 구조를 분석하면 2개의 프레임에 적어도 3개 이상의 '0'이 발생하는 것을 알 수 있다. 예를 들면, CRC 프레임 0의 프레임 할당 시그널의 경우 타임슬롯 제로는 2, 3, 6번째에 '0'이 되고, CRC 프레임 2, 4, 6, 8, 10, 12, 14의 경우 모두 2, 3, 6번째에 '0'이 되는 것을 알 수 있다. 이는 FRAMED ALL '1' 신호가 입력되면 적어도 3개의 '0' 신호가 검출된다는 것을 의미한다. 이러한 특징을 이용하여 본 발명은 AIS를 검출하게 된다.

그래서 DS1E 신호의 AIS를 검출하기 위해 두 개의 프레임을 모니터하여 2개 이상의 '0'이 나오는 경우에는 AIS가 아니라고 처리하고, 하나 이하의 '0'이 발생되면 AIS로 처리하게 된다.

여기서 하나의 '0'을 AIS로 검출하지 않는 것은 비동기로 동작하기 때문에 한 비트의 SLIP 발생의 가능성이 존재하기 때문이다. 즉, 입력되는 DS1E 신호의 입력 허용 주파수는 2.048M +/- 50ppmHz이고, 오실레이터의 주파수 편차도 +/- 50ppm이므로 최대 100ppm의 편차가 존재한다. 그래서 입력되는 DS1E 신호가 +50ppm의 편차로 (2048102.4Hz: 2개의 프레임 동안 512.0256BIT의 데이터) 입력되고, 오실레이터가 -50ppm의 편차가 존재하는 경우 (2047897.6Hz: 2개의 프레임 동안 511.9744BIT)의 데이터) 약 40 프레임 마다 하나의 SLIP 발생이 가능하게 된다.

그래서 4.096MHz의 오실레이터를 본 발명의 실시예에서는 사용하고, 도3의 카운터부(30)에 오실레이터의 클럭(CKIN)이 입력된다.

도4의 제1 내지 제3 업카운터(31 ~ 33)는 4비트의 LOADABLE 16진 업 카운터로 구성한다. 그래서 클럭입력단(CP)에는 오실레이터의 클럭(CKIN)을 입력받고, DS1E에 대한 초기 로드값을 로드입력단(L)으로 입력받는다. 이때의 로드값은 2진값 '1100 0000 0000'의 16진 값인 COO(H)로 입력하여 매 1024 클럭마다 LOAD 펄스를 제공한다. LOAD 펄스는 액티브 로우 신호이다.

그리고 제1 업카운터(31)는 제1 내지 제4 입력단(A ~ D)으로 로직이 로우인 전압(VLO, supply voltage low)을 입력받고 제어입력단(P)(T)으로 로직이 하이인 전압(VHI, supply voltage high)을 입력받아 출력단(CO)에서 CARRY OUT 신호를 출력하게 된다. 또한 제2 업카운터(32)는 제1 내지 제4 입력단(A ~ D)으로 로직이 로우인 전압(VLO)을 입력받고 제어입력단(P)(T)으로 제1 업카운터(31)의 CARRY OUT 신호를 입력받아 출력단(CO)에서 CARRY OUT 신호를 출력한다. 더불어 제3 업카운터(33)는 제1 및 제2 입력단(A)(B)으로 로직이 로우인 전압(VLO)을 입력받고 제3 및 제4 입력단(C)(D)으로 로직이 하이인 전압(VHI)을 입력받고, 제어입력단(P)(T)으로 제2 업카운터(32)의 CARRY OUT 신호를 입력받아 출력단(CO)에서 CARRY OUT 신호를 출력한다. 그러면 인버터(34)는 제3 업카운터(33)의 CARRY OUT 신호를 위상반전시켜 AIS 판단부(70)와 AIS 선언 및 리셋부(90)로 입력될 LOAD 신호를 출력하게 된다.

한편, 도12는 일반적인 ESF의 프레임 구조를 보인 표이다. 그래서 도12의 프레임을 관찰하면 최대 13 프레임 만에 '0' 상태가 2개 발생할 가능성이 존재한다. 예를 들면, 프레임 4, 8, 16에서 '0'이 발생하여 최대 13 프레임 만에 2개의 '0' 상태가 있게 된다. 따라서 LOAD 펄스의 주기는 외부 오실레이터를 3.088MHz로 가정한다면, ＂1 프레임 당 193 비트 × 13 프레임 × 2(2배 클럭 사용)'인 경우 5018 클럭마다 LOAD 펄스를 발생시킨다. 따라서 도5의 제1 내지 제4 업카운터(35 ~ 38)의 로드값입력단(L)에 입력되는 초기 로드값을 2진수 '1110 1100 0110 0110'의 16진값인 EC66(H)가 LOAD 값으로 정해진다.

그리고 도5의 제1 내지 제4 업카운터(35 ~ 38)는 4비트의 LOADABLE 16진 업 카운터로 구성한다. 그래서 클럭입력단(CP)에는 오실레이터의 클럭(CKIN)을 입력받고, ESF인 경우의 DS1 신호에 대한 초기 로드값을 로드입력단(L)으로 입력받는다.

그래서 제1 업카운터(35)는 제1 및 제4 입력단(A)(D)으로 로직이 로우인 전압(VLO)을 입력받고 제2 및 제3 입력단(B)(C)으로 로직이 하이인 전압을 입력받고 제어입력단(P)(T)으로 로직이 하이인 전압(VHI)을 입력받아 출력단(CO)에서 CARRY OUT 신호를 출력한다. 제2 업카운터(36)는 제1 및 제4 입력단(A)(D)으로 로직이 로우인 전압(VLO)을 입력받고 제2 및 제3 입력단(B)(C)으로 로직이 하이인 전압(VHI)을 입력받고 제어입력단(P)(T)으로 제1 업카운터(35)의 CARRY OUT 신호를 입력받아 출력단(CO)에서 CARRY OUT 신호를 출력한다. 제3 업카운터(37)는 제1 및 제2 입력단(A)(B)으로 로직이 로우인 전압(VLO)을 입력받고 제3 및 제4 입력단(C)(D)으로 로직이 하이인 전압(VHI)을 입력받고 제어입력단(P)(T)으로 제2 업카운터(36)의 CARRY OUT 신호를 입력받아 출력단(CO)에서 CARRY OUT 신호를 출력한다. 제4 업카운터(38)는 제1 입력단(A)으로 로직이 로우인 전압(VLO)을 입력받고 제2 내지 제4 입력단(B ~ D)으로 로직이 하이인 전압(VHI)을 입력받고 제어입력단(P)(T)으로 제3 업카운터(37)의 CARRY OUT 신호를 입력받아 출력단(CO)에서 CARRY OUT 신호를 출력한다. 그러면 인버터(39)는 제4 업카운터(38)의 CARRY OUT 신호를 입력받아 위상 반전시켜 AIS 판단부(70)와 AIS 선언 및 리셋부(90)로 입력될 LOAD 신호를 출력하게 된다.

도13은 일반적인 D3/D4의 프레임 구조를 보인 표이고, 도14는 일반적인 SLC-96의 프레임 구조를 보인 표이다. 그래서 D3/D4와 SLC-96의 경우에는 최대 4 프레임만에 '0'의 상태가 2개 발생할 가능성이 존재하고, 따라서 LOAD 펄스의 주기는 1544 클럭의 주기로 발생해야 한다. 그리고 카운터부(30)의 초기 로드 값은 이진수'1111 1001 1111 1000'의 16진값인 'F9F8(H)'이 된다.

그리고 도6의 제1 내지 제4 업카운터(40 ~ 43)는 4비트의 LOADABLE 16진 업 카운터로 구성한다. 그래서 클럭입력단(CP)에는 오실레이터의 클럭(CKIN)을 입력받고, D3/D4 또는 SLC-96인 경우의 DS1 신호에 대한 초기 로드값을 로드입력단(L)으로 입력받는다.

그래서 제1 업카운터(40)는 제1 내지 제3 입력단(A ~ C)으로 로직이 로우인 전압(VLO)을 입력받고 제4 입력단(D)으로 로직이 하이인 전압(VHI)을 입력받고 제어입력단(P)(T)으로 로직이 하이인 전압(VHI)을 입력받아 출력단(CO)에서 CARRY OUT 신호를 출력한다. 제2 업카운터(41)는 제1 내지 제4 입력단(A ~ D)으로 로직이 하이인 전압(VHI)을 입력받고 제어입력단(P)(T)으로 제1 업카운터(40)의 CARRY OUT 신호를 입력받아 출력단(CO)에서 CARRY OUT 신호를 출력한다. 제3 업카운터(42)는 제2 및 제3 입력단(B)(C)으로 로직이 로우인 전압(VHI)을 입력받고 제1 및 제4 입력단(A)(D)으로 로직이 하이인 전압(VHI)을 입력받고 제어입력단(P)(T)으로 제2 업카운터(41)의 CARRY OUT 신호를 입력받아 출력단(CO)에서 CARRY OUT 신호를 출력한다. 제4 업카운터(43)는 제1 내지 제4 입력단(A ~ D)으로 로직이 하이인 전압(VHI)을 입력받고 제어입력단(P)(T)으로 제3 업카운터(42)의 CARRY OUT 신호를 입력받아 출력단(CO)에서 CARRY OUT 신호를 출력한다. 그러면 인버터(44)는 제4 업카운터(43)의 CARRY OUT 신호를 입력받아 위상 반전시켜 AIS 판단부(70)와 AIS 선언 및 리셋부(90)로 입력될 LOAD 신호를 출력하게 된다.

한편, 도7은 카운터의 초기 로드값만 변화시켜 DS1 및 DS1E를 공용으로 사용하도록 구성된 회로이다.

그래서 클럭 다중화부(45)는 3.088MHz의 오실레이터와 4.096MHz의 오실레이터에서 클럭을 입력받아 2:1 다중화하여 다중화된 오실레이터 클럭(CKIN)을 출력한다. 이때 클럭 다중화부(45)의 입력 S가 하이이면 DS1을 처리하여 입력 S가 로우이면 DS1E를 처리한다.

그리고 제1 다중화부(46)는 VLO와 VLO를 2:1 다중화하여 Z0을 출력하고, 제2 다중화부(47)는 VLO와 VHI를 2:1 다중화하여 Z1을 출력하며, 제3 다중화부(48)는 VLO와 VHI를 2:1 다중화하여 Z2를 출력하고, 제4 다중화부(49)는 VLO와 VLO를 2:1 다중화하여 Z3을 출력한다.

그리고 제5 다중화부(50)는 VLO와 VLO를 2:1 다중화하여 Z4를 출력하고, 제6 다중화부(51)는 VLO와 VHI를 2:1 다중화하여 Z5를 출력하며, 제7 다중화부(52)는 VLO와 VHI를 2:1 다중화하여 Z6을 출력하고, 제8 다중화부(53)는 VLO와 VLO를 2:1 다중화하여 Z7을 출력한다.

그리고 제9 다중화부(54)는 VLO와 VLO를 2:1 다중화하여 Z8을 출력하고, 제10 다중화부(55)는 VLO와 VLO를 2:1 다중화하여 Z9를 출력하며, 제11 다중화부(56)는 VHI와 VHI를 2:1 다중화하여 Z10을 출력하고, 제12 다중화부(57)는 VHI와 VHI를 2:1 다중화하여 Z11을 출력한다.

그리고 제13 다중화부(58)는 VHI와 VLO를 2:1 다중화하여 Z12를 출력하고, 제14 다중화부(59)는 VHI와 VHI를 2:1 다중화하여 Z13을 출력하며, 제15 다중화부(60)는 VHI와 VHI를 2:1 다중화하여 Z14를 출력하며, 제16 다중화부(61)는VHI와 VHI를 2:1 다중화하여 Z15를 출력한다.

또한 도7의 제1 내지 제4 업카운터(62 ~ 65)는 4비트의 LOADABLE 16진 업 카운터로 구성한다. 그래서 클럭입력단(CP)에는 오실레이터의 클럭(CKIN)을 입력받고, DS1/DS1E 신호의 종류에 따라 로드입력단에 입력되는 초기 로드값이 변하게 하여 입력되는 초기 로드값이 하이이면 DS1로 로우이면 DS1E로 하여 초기 로드값을 로드입력단(L)으로 입력받는다.

그래서 제1 업카운터(62)는 제1 내지 제4 입력단(A ~ D)으로 각각 제1 내지 제4 다중화부(46 ~ 49)의 출력(Z0 ~ Z3)을 입력받고 제어입력단(P)(T)으로 로직이 하이인 전압(VHI)을 입력받아 출력단(CO)에서 CARRY OUT 신호를 출력한다. 제2 업카운터(63)는 제1 내지 제4 입력단(A ~ D)으로 각각 제5 내지 제8 다중화부(50 ~ 53)의 출력(Z4 ~Z7)을 입력받고 제어입력단(P)(T)으로 제1 업카운터(62)의 CARRY OUT 신호를 입력받아 출력단(CO)에서 CARRY OUT 신호를 출력한다. 제3 업카운터(64)는 제1 내지 제4 입력단(A ~ D)으로 각각 제9 내지 제12 다중화부(54 ~ 57)의 출력(Z8 ~ Z11)을 입력받고 제어입력단(P)(T)으로 제2 업카운터(63)의 CARRY OUT 신호를 입력받아 출력단(CO)에서 CARRY OUT 신호를 출력한다. 제4 업카운터(65)는 제1 내지 제4 입력단(A ~ D)으로 각각 제13 내지 제16 다중화부(58 ~ 61)의 출력(Z12 ~ Z15)을 입력받고 제어입력단(P)(T)으로 제3 업카운터(64)의 CARRY OUT 신호를 입력받아 출력단(CO)에서 CARRY OUT 신호를 출력한다. 그러면 인버터(66)는 제4 업카운터(65)의 CARRY OUT 신호를 입력받아 위상 반전시켜 AIS 판단부(70)와 AIS 선언 및 리셋부(90)로 입력될 LOAD 신호를 출력하게 된다.

한편, 도8에 입력되는 데이터는 오실레이터에서 공급되는 클럭으로 읽혀지고, 입력되는 데이터와 제1 논리합 소자(73)에서 논리합 연산을 수행하여 제1 및 제2 비동기 리셋 D 플립플롭(74)(75)인 Q2, Q3의 리셋 신호로 사용한다.

도10은 도8의 AIS 판단부의 타이밍도이다. 그래서 '1'이 입력되는 경우 제1 및 제2 비동기 리셋 D 플립플롭(74)(75)인 Q2, Q3의 CD가 '1' 상태가 되어 출력 Q의 상태를 항상 '0' 상태로 유지하고, '0'이 입력되는 경우 입력단(D)의 값을 받아 '1'로 변하게 된다. 즉, AIS는 프레임과 프레임 내부의 데이터들도 모두 '1' 상태이므로, AIS 의 상태에서 Q2의 출력 Q는 항상 '0' 상태에 존재하고 Q3, Q4, Q5의 상태도 '0' 상태에 존재하게 된다.

그리고 제3 D 플립플롭(82)인 Q5의 상태도 '0' 상태에 존재하게 된다. Q5의 출력 Q는 AIS 선언 및 리셋부(90)로 입력되어, 로드 펄스 타임에 AIS로 선언된다. 또한 로드 펄스 타임에 Q4(78)와 Q5(82)는 래치되어 있는 상태로 리셋된다. 만일 '0' 상태의 데이터가 1 비트 입력되면, Q2의 Q 값이 하이 상태가 되어 출력되고, 이 값은 Q4에 래치되며, 로드 펄스가 입력되는 동안 더 이상의 '0'이 입력되지 않으면 역시 AIS로 선언하게 된다. 그러나 '0' 상태가 1 비트 더 입력되면 Q5(82)의 출력 Q가 하이 상태로 변하게 되며, 역시 로드 펄스 타임에 AIS가 아닌 상태가 AIS 선언 및 리셋부(90)의 동기 리셋 D 플립플롭(96)인 Q6에 래치되어 진다.

또한 도9의 AIS 선언 및 리셋부(90)는 마이크로프로세서가 AIS 상태를 읽으면 Q6(96)을 리셋한다. 즉, 마이크로프로세서가 읽기 전까지 AIS 상태를 유지하며(로직 하이, 즉 한번이라도 AIS가 발생하면 마이크로프로세서에게 알리기 위함) 이를 마이크로프로세서가 읽으면 유지한 상태를 지우고 다시 AIS 경보 검출 상태에서 동작하게 된다.

한편 도15는 본 발명이 적용되는 예를 보인 블록구성도이다. 이러한 도15는 본 발명의 구현 예로 155M SDH(Synchronous Digital Hierarchy, 동기식 디지털 계위) 시스템에 사용될 수 있는 모습을 보인 것이다. 그래서 동기식 전송 장치 표준인 AU3, TUG2 신호를 맵핑하는 AU3 맵퍼와 TUG2 맵퍼와의 연결된 복수개의 라인 인터페이스부(10)와 한 개의 모니터 및 AIS 검출부(20)의 모습을 도시한다.

여기서 동기식 전송 계위의 AU3은 최대 7개의 TUG2 신호를 수용하고, 각 TUG2 신호는 DS1인 경우 4채널, DS1E인 경우 3채널을 수용한다. 따라서 동기식 전송장치에서 하나의 AUG 신호를 처리하는 유니트는 최대 28 채널의 DS1, DS1E 신호가 혼용 수용된 경우의 AIS를 검출해야 한다. 이러한 기능을 지원하기 위하여 본 발명에 의한 모니터 및 AIS 검출부(20)를 PGA(Programmable Gate Array)에 수용한다.

이처럼 본 발명은 여러 채널의 DS1E 또는 DS1 신호의 AIS를 검출하고, DS1과 DS1E이 혼용되어 수용된 경우에도 용이하게 AIS를 검출하며, 입력되는 프레임의 종류에 따른 AIS 모니터 영역을 조절하게 되는 것이다.

이상에서 본 발명의 바람직한 실시예를 설명하였으나, 본 발명은 다양한 변화와 변경 및 균등물을 사용할 수 있다. 본 발명은 상기 실시예를 적절히 변형하여 동일하게 응용할 수 있음이 명확하다. 따라서 상기 기재 내용은 하기 특허청구범위의 한계에 의해 정해지는 본 발명의 범위를 한정하는 것이 아니다.

이상에서 살펴본 바와 같이, 본 발명에 의한 DS1E와 DS1 신호의 경보표시신호 검출장치는 DS1, DS1E 등의 신호와 관계없이 각 신호의 프레임 특성을 관찰하여 AIS 판단 영역을 결정하기 때문에 동일 회로를 이용하여 용이하게 적용이 가능하고, 신호의 종류에 따른 하나의 오실레이터를 이용하므로 동일 신호의 다채널 AIS 검출이 가능하며, 다양한 프레임의 종류에 다른 구성이 가능한 효과가 있다.

또한 종래의 프레임 분석을 위한 프레이머 IC를 대체하여 PGA로 설계가 가능함으로써 하드웨어의 구성이 간단해지고, 여러 채널의 수용이 가능하며, 마이크로프로세서를 이용하여 용이하게 구성을 변경할 수 있는 효과도 있게 된다.

Claims

DS1E와 DS1 신호의 경보표시신호 검출장치에 있어서,

입력된 DS1/DS1E 신호를 라인 인터페이스하는 라인 인터페이스부와;

상기 라인 인터페이스부에서 NRZ 형태의 TIP 신호를 전송받아 입력되는 신호의 종류 및 프레임에 따라 검출해야 할 영역을 설정하고 오실레이터에서 클럭을 입력받아 영역내의 '0'의 개수를 계수하여 AIS 신호를 검출하여 검출된 AIS를 출력하는 모니터 및 AIS 검출부로 구성된 것을 특징으로 하는 DS1E와 DS1 신호의 경보표시신호 검출장치.
제 1항에 있어서, 상기 모니터 및 AIS 검출부는,

입력되는 클럭을 분주하고, 입력되는 신호의 종류와 프레임의 형태에 따라 로드값만을 변화시켜 출력하는 카운터와;

상기 카운터의 로드값에 따라 입력된 데이터에서 '0'의 개수를 카운트하여 입력되는 데이터가 AIS 신호인지를 판단하는 AIS 판단부와;

상기 카운터부에서 입력되는 로드 타임에 AIS 인지를 래치하여 AIS를 선언하며, 마이크로프로세서가 데이터를 읽으면 상태를 리셋시키는 AIS 선언 및 리셋부로 구성된 것을 특징으로 하는 DS1E와 DS1 신호의 경보표시신호 검출장치.
제 1항에 있어서, 상기 카운터부는,

입력되는 신호가 DS1E 신호인 경우,

제1 내지 제4 입력단으로 로직이 로우인 전압을 입력받고 제어입력단으로 로직이 하이인 전압을 입력받아 CARRY OUT 신호를 출력하는 제1 업카운터와;

제1 내지 제4 입력단으로 로직이 로우인 전압을 입력받고 제어입력단으로 상기 제1 업카운터의 CARRY OUT 신호를 입력받아 CARRY OUT 신호를 출력하는 제2 업카운터와;

제1 및 제2 입력단으로 로직이 로우인 전압을 입력받고 제3 및 제4 입력단으로 로직이 하이인 전압을 입력받고, 제어입력단으로 상기 제2 업카운터의 CARRY OUT 신호를 입력받아 CARRY OUT 신호를 출력하는 제3 업카운터와;

상기 제3 업카운터의 CARRY OUT 신호를 위상반전시켜 LOAD 신호를 출력하는 인버터로 구성된 것을 특징으로 하는 DS1E와 DS1 신호의 경보표시신호 검출장치.
제 1항에 있어서, 상기 카운터부는,

입력되는 신호가 ESF 프레임 패턴인 DS1 신호인 경우,

제1 및 제4 입력단으로 로직이 로우인 전압을 입력받고 제2 및 제3 입력단으로 로직이 하이인 전압을 입력받고 제어입력단으로 로직이 하이인 전압을 입력받아 CARRY OUT 신호를 출력하는 제1 업카운터와;

제1 및 제4 입력단으로 로직이 로우인 전압을 입력받고 제2 및 제3 입력단으로 로직이 하이인 전압을 입력받고 제어입력단으로 상기 제1 업카운터의 CARRY OUT 신호를 입력받아 CARRY OUT 신호를 출력하는 제2 업카운터와;

제1 및 제2 입력단으로 로직이 로우인 전압을 입력받고 제3 및 제4 입력단으로 로직이 하이인 전압을 입력받고 제어입력단으로 상기 제2 업카운터의 CARRY OUT 신호를 입력받아 CARRY OUT 신호를 출력하는 제3 업카운터와;

제1 입력단으로 로직이 로우인 전압을 입력받고 제2 내지 제4 입력단으로 로직이 하이인 전압을 입력받고 제어입력단으로 상기 제3 업카운터의 CARRY OUT 신호를 입력받아 CARRY OUT 신호를 출력하는 제4 업카운터와;

상기 제4 업카운터의 CARRY OUT 신호를 입력받아 위상 반전시켜 LOAD 신호를 출력하는 인버터로 구성된 것을 특징으로 하는 DS1E와 DS1 신호의 경보표시신호 검출장치.
제 1항에 있어서, 상기 카운터부는,

입력되는 신호가 D3/D4, SLC-96 프레임 패턴인 DS1 신호인 경우,

제1 내지 제3 입력단으로 로직이 로우인 전압을 입력받고 제4 입력단으로 로직이 하이인 전압을 입력받고 제어입력단으로 로직이 하이인 전압을 입력받아 CARRY OUT 신호를 출력하는 제1 업카운터와;

제1 내지 제4 입력단으로 로직이 하이인 전압을 입력받고 제어입력단으로 상기 제1 업카운터의 CARRY OUT 신호를 입력받아 CARRY OUT 신호를 출력하는 제2 업카운터와;

제2 및 제3 입력단으로 로직이 로우인 전압을 입력받고 제1 및 제4 입력단으로 로직이 하이인 전압을 입력받고 제어입력단으로 상기 제2 업카운터의 CARRY OUT신호를 입력받아 CARRY OUT 신호를 출력하는 제3 업카운터와;

제1 내지 제4 입력단으로 로직이 하이인 전압을 입력받고 제어입력단으로 상기 제3 업카운터의 CARRY OUT 신호를 입력받아 CARRY OUT 신호를 출력하는 제4 업카운터와;

상기 제4 업카운터의 CARRY OUT 신호를 입력받아 위상 반전시켜 LOAD 신호를 출력하는 인버터로 구성된 것을 특징으로 하는 DS1E와 DS1 신호의 경보표시신호 검출장치.
제 1항에 있어서, 상기 카운터부는,

입력되는 신호가 DS1E와 DS1 신호인 경우,

두 개의 입력단으로 두 개의 오실레이터 클럭을 각각 입력받아 다중화하여 클럭신호를 출력하는 클럭 다중화부와;

두 개의 입력단으로 로직이 로우인 전압을 입력받아 다중화하여 출력하는 제1, 제4, 제5, 제8, 제9, 제10 다중화부와;

두 개의 입력단으로 로직이 로우인 전압과 로직이 하이인 전압을 입력받아 다중화하여 출력하는 제2, 제3, 제6, 제7 다중화부와;

두 개의 입력단으로 로직이 하이인 전압을 입력받아 다중화하여 출력하는 제11, 제12, 제14, 제15, 제16 다중화부와;

두 개의 입력단으로 로직이 하이인 전압과 로직이 로우인 전압을 입력받아 다중화하여 출력하는 제13 다중화부와;

제1 내지 제4 입력단으로 각각 상기 제1 내지 제4 다중화부의 출력을 입력받고 제어입력단으로 로직이 하이인 전압을 입력받아 CARRY OUT 신호를 출력하는 제1 업카운터와;

제1 내지 제4 입력단으로 각각 상기 제5 내지 제8 다중화부의 출력을 입력받고 제어입력단으로 상기 제1 업카운터의 CARRY OUT 신호를 입력받아 CARRY OUT 신호를 출력하는 제2 업카운터와;

제1 내지 제4 입력단으로 각각 상기 제9 내지 제12 다중화부의 출력을 입력받고 제어입력단으로 상기 제2 업카운터의 CARRY OUT 신호를 입력받아 CARRY OUT 신호를 출력하는 제3 업카운터와;

제1 내지 제4 입력단으로 각각 상기 제13 내지 제16 다중화부의 출력을 입력받고 제어입력단으로 상기 제3 업카운터의 CARRY OUT 신호를 입력받아 CARRY OUT 신호를 출력하는 제4 업카운터와;

상기 제4 업카운터의 CARRY OUT 신호를 입력받아 위상 반전시켜 LOAD 신호를 출력하는 인버터로 구성된 것을 특징으로 하는 DS1E와 DS1 신호의 경보표시신호 검출장치.
제 6항에 있어서, 상기 카운터부는,

DS1/DS1E 신호의 종류에 따라 로드입력단에 입력되는 초기 로드값이 변하게 하여 입력되는 초기 로드값이 하이이면 DS1로 로우이면 DS1E로 하여 출력하는 것을 특징으로 하는 DS1E와 DS1 신호의 경보표시신호 검출장치.
제 1항에 있어서, 상기 AIS 판단부는,

입력된 오실레이터 클럭의 위상을 반전시키는 인버터와;

상기 인버터에서 위상반전된 클럭을 입력받고 상기 라인 인터페이스부에서의 데이터를 입력받아 지연시켜 출력하는 제1 D 플립플롭과;

상기 라인 인터페이스부에서의 데이터와 상기 제1 D 플립플롭의 데이터를 논리합하여 출력하는 제1 논리합 소자와;

상기 제1 논리합 소자의 출력을 비동기 리셋 신호로 입력받고 자체의 출력단 QN에서 출력된 신호를 입력데이터로 하여 입력되는 데이터에서 디지털 신호가 로우 상태인 '0'을 감시하는 제1 비동기 리셋 D 플립플롭과;

상기 제1 논리합 소자의 출력을 비동기 리셋 신호로 입력받고 상기 제1 비동기 리셋 D 플립플롭의 출력을 입력받아 비동기 리셋한 신호를 출력하는 제2 비동기 리셋 D 플립플롭과;

상기 제2 비동기 리셋 D 플립플롭과 제2 D 플립플롭의 출력을 논리합하는 제2 논리합 소자와;

상기 제2 논리합 소자의 출력과 상기 카운터부에서 출력된 LOAD 신호를 논리곱하는 제1 논리곱 소자와;

상기 제1 논리곱 소자의 출력을 지연시켜 '0'의 개수가 1개인 경우를 검출하고 유지하는 제2 D 플립플롭과;

상기 제2 비동기 리셋 D 플립플롭과 제2 D 플립플롭의 출력을 논리곱하는제2 논리곱 소자와;

상기 제2 논리곱 소자의 출력과 제3 D 플립플롭의 출력을 논리합하는 제3 논리합 소자와;

상기 제3 논리합 소자와 상기 카운터부에서 출력된 LOAD 신호를 논리곱하는 제3 논리곱 소자와;

상기 제3 논리곱 소자의 데이터를 지연시켜 '0'의 개수가 2개인 경우를 검출하고 유지하는 제3 D 플립플롭으로 구성된 것을 특징으로 하는 DS1E와 DS1 신호의 경보표시신호 검출장치.
제 1항에 있어서, 상기 AIS 선언 및 리셋부는,

데이터를 입력받아 지연시켜 Q와 QN 신호를 출력하는 제1 D 플립플롭과;

상기 제1 D 플립플롭의 Q 신호를 데이터로 입력받아 지연시켜 출력하는 제2 D 플립플롭과;

상기 제1 D 플립플롭의 QN 신호와 상기 제2 D 플립플롭의 출력신호를 부정논리합하는 제1 부정논리합 소자와;

상기 카운터부에서 출력되는 LOAD 신호와 상기 AIS 판단부의 제3 D 플립플롭에서 출력되는 신호를 부정논리합하는 제2 부정논리합 소자와;

상기 제2 부정논리합 소자의 출력과 동기 리셋 D 플립플롭의 출력을 논리합하는 논리합 소자와;

상기 제1 부정논리합 소자의 출력을 동기 리셋으로 입력받고 상기 논리합 소자의 출력을 입력받아 AIS 인지를 래치하여 AIS를 선언하고 AIS 신호를 출력하는 동기 리셋 D 플립플롭으로 구성된 것을 특징으로 하는 DS1E와 DS1 신호의 경보표시신호 검출장치.