KR100297512B1 - 플라즈마 디스플레이 패널의 라인 소거 방법 및 그 장치 - Google Patents

플라즈마 디스플레이 패널의 라인 소거 방법 및 그 장치 Download PDF

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Abstract

본 발명은 화면의 각 비트의 라인 별로 발생하는 휘도 차이를 극복하기 위하여, 어드레스전극, 스캔전극 및 서스테인전극이 직교하는 부분에 셀이 형성된 패널에 입력 영상데이터에 따른 기록 전압, 스캔 전압, 서스테인 전압 및 라인소거 전압을 인가하여 화상을 표시하는 방법에 있어서, 입력 영상데이터를 비트 별로 분리하고, 비트 별로 분리한 각 비트의 영상데이터를 라인 단위로 가산하여 각 비트별 평균값을 산출하고, 각 비트별 평균값에 따라 각 라인의 상위비트와 하위비트들의 서스테인 방전을 소거할 위치를 각각 결정하고, 비트별 소거위치 데이터에 따라 라인 단위의 하위비트들은 복수의 라인과 동일한 위치에서 소거시키며, 상위비트에 해당되는 비트들은 각 비트 별로 소거위치를 가변시키며 단위 셀의 서스테인 방전을 소거함으로써, 휘도에 많은 영향을 미치는 상위비트들의 라인소거 위치를 부하량에 따라 가변할 수 있어 화면의 특정부위를 밝게 또는 어둡게 할 수 있을 뿐만 아니라 패널의 각 부분에 대한 휘도 차이를 극복할 수 있음과 아울러 화면의 부하에 따른 비정상적인 휘도 차이를 해소하여 보다 향상된 화질을 구현할 수 있는 플라즈마 디스플레이 패널의 라인 소거 방법 및 그 장치를 제공한다.

Description

플라즈마 디스플레이 패널의 라인 소거 방법 및 그 장치{Method for changing Line-erase in Plasma Display Panel &Apparatus therefor}
본 발명은 평면표시 장치(Flat Panel Display) 중의 하나인 플라즈마 디스플레이 시스템에 관한 것으로서, 특히 몇 개의 라인을 묶어서 기록, 스캔 및 라인소거 방전을 하면서 화면 전체를 스캐닝하는 방식에 있어서, 입력 영상데이터에 따라 화면 상의 밝기에 많은 영향을 주는 각 라인의 상위비트(제 8, 제 7, 제 6 서브필드)는 비트 별로 소거위치를 가변시키며 라인소거를 실행하고, 나머지 하위비트들은 라인블록 내의 각 라인들을 동일한 위치에서 각 라인을 소거하는 플라즈마 디스플레이 패널의 라인 소거 방법 및 그 장치에 관한 것이다.
예컨대, 플라즈마 디스플레이 패널(Plasma Display Panel; 이하 'PDP' 라 약칭함)의 구성에는 각종 방법이 알려져 있으나 박형으로 하기 위해 대향하는 전면 유리기판과 후면 유리기판의 주위를 시일유리로 봉입해서 방전가스를 수용하는 기밀용기를 구성하는 것이 많이 채용되며, 통상 전, 후면 유리기판을 모두 저가격의 소다석회(soda-lime) 유리를 사용하여 구성한다.
미세하고 다수의 표시셀을 가진 컬러 PDP에서는 인접하는 셀 간의 에러(error) 방전이나 색 침투를 방지하기 위해, 혹은 패널 내외의 압력차를 견디거나 또 방전용 전극간 거리를 규정하기 위한 스페이서(spacer)로서 전, 후면 유리기판 사이에는 격벽이 형성되고, 이 격벽과 전, 후면 유리기판에 의해 주위가 둘러싸인 공간의 한 개의 표시셀로 된다. 표시셀 내면에는 형광체가 도포되어 방전에 의해서 발생하는 자외선에 의해 형광체는 각 색의 가시광을 발생한다.
화상 표시가 가능한 미세하고 다수의 표시셀을 가진 컬러 PDP에서는 통상 셀이나 전극형성이 용이한 사각형 셀 배열이 채용된다.
방전용 전극을 패널의 행(Row)과 열(Column)로 배치하고, 각 행 전극과 열 전극이 교차부분에 셀이 형성된다.
PDP에서 화소를 구성하는 셀(cell)의 행 전극 및 열 전극 사이에 인가되는 전압 조절을 통하여 방전을 얻으며, 방전된 빛의 양은 셀 내에서의 방전 횟수를 조절하여 변화시킨다.
일반적으로 화면 하나에 해당하는 한 프레임(Frame)은 8개의 서브필드(sub-field)로 분할되며, 한 프레임(Frame)의 출력 시간은 NTSC의 경우에는 약 16.7㎳(60Hz)이다.
각 서브필드는 ADS(Address Display Separating) 방식에서는 리셋기간(Reset Period), 어드레스기간(Address Period) 및 서스테인기간(Sustain Period)으로 구성되며, AWS(Address While Sustain) 방식에서는 기록기간(Write Period), 어드레스기간, 서스테인기간 및 소거기간(Erase Period)으로 구성되고, 한 프레임 내의 서브필드는 8개로 이루어 진다.
그리고, 전체의 화면은 각각의 셀의 X측 어드레스전극(X전극), Y측 스캔전극(Y전극) 및 Z측 서스테인전극(Z전극)에 패널의 모든 셀을 켜는 기록 펄스, 입력 영상 신호에 따라 셀을 주사하기 위한 스캔 펄스, 방전을 유지시켜 주기 위한 서스테인 펄스 및 방전된 셀의 방전을 중지시키기 위한 라인소거 펄스를 각각 인가하여 매트릭스 형으로 구동시켜서 얻는다.
영상 표시를 위해 필요한 단계적인 밝기(gray level; 계조)는 전체 영상을 표시하기 위해 필요한 주어진 시간, 예컨대 NTSC TV 신호의 경우 1/30초 내에서 개개의 셀이 방전되는 시간의 길이를 서로 다르게 구현시킨다.
이때, 화면의 휘도는 각각의 셀을 최대로 구동시켰을 때의 밝기에 의해 결정이 되고, 휘도를 증가시켜 주기 위해서는 한 화면을 구성시키기 위한 주어진 시간 내에서 셀의 방전 시간을 최대한 길게 유지시켜 패널에 인가해야 한다.
이상에서와 같이, PDP는 열 측의 X전극 및 행 측의 Y/Z전극에 인가되는 전압 차에 의해 면방전을 하여 화상을 표시한다.
도 1은 일반적인 플라즈마 디스플레이 패널과 그 구동장치를 개략적으로 나타낸 도면으로서, 패널(10), Y측 스캔구동회로(20), Z측 서스테인구동회로(30) 및 X측 어드레스구동회로(40)로 구성되어 있다.
동도면에 나타내는 바와 같이, 패널(10)의 행측에 스캔전극들(Y1∼Ym)과 Z측 서스테인전극들(Z1∼Zm)이 형성되며, 패널(10)의 열측에는 어드레스전극들(X1∼Xn)이 형성된다.
그리고, 열측의 어드레스전극들(X1∼Xn)과 행측의 스캔전극들(Y1∼Ym) 및 서스테인전극들(Z1∼Zm)이 직각으로 교차하는 지점에 각각 셀(15)들이 형성된다.
행측의 스캔전극들(Y1∼Ym)은 각각의 전극마다 독립적으로 분리되어 Y측 스캔구동회로(20)로부터 기록 펄스, 스캔 펄스, 서스테인 펄스 및 라인소거 펄스를 인가받으며, 행측의 서스테인전극들(Z1∼Zm)은 Z측 서스테인구동회로(30)에서 공급되는 서스테인 펄스를 인가 받으며, 열측의 어드레스전극들(X1∼Xn)은 X측 어드레스구동회로(40)로부터 상기 스캔 펄스와 동기화된 어드레스 펄스를 인가받도록 구성된다.
도 2는 도 1의 PDP 패널의 단위 셀을 기준으로 화면이 구성되는 방법을 설명하기 위한 타이밍도로서, 어드레스기간, 서스테인기간 및 라인소거기간으로 구성된다.
동도면과 같이 단위 셀(15)이 어드레스기간의 ㉮ 시점 이전에는 방전 셀에 벽전하가 없는 상태이고, 시점 ㉮에서 어드레스전극(X)과 스캔전극(Y) 사이에서 기록 방전이 일어나면 시점 ㉯에서 어드레스 방전 후 셀 내부의 스캔전극(Y)과 서스테인전극(Z)에 벽전하가 형성된다.
어드레스전극(X)에 가해지는 어드레스 펄스는 2㎲ 이상의 폭을 가지며, 이는 벽전하를 형성하기 위한 시간이 되며, 시점 ㉰에서 스캔전극(Y)과 서스테인전극(Z) 사이에 서스테인 방전이 일어난다.
그리고, 시점 ㉱에서 서스테인 방전 후 벽전하는 시점 ㉯에서 나타난 벽전하와 반대로 정전하와 부전하가 형성되며, 각 전극(Y, Z전극)의 서스테인 전위차는 어드레스전극(X)과 스캔전극(Y) 사이의 어드레스 전압의 차보다 낮은 전위의 전압을 사용한다.
시점 ㉲와 시점 ㉳는 서스테인 펄스에 의한 서스테인 방전을 나타내며, 이 시점의 벽전하는 시점 ㉱와 반대로 정전하와 부전하가 형성된다.
따라서, 한 서스테인 주기는 시점 ㉰에서 시점 ㉳까지이며, 한 서스테인 주기 동안의 방전 횟수는 2회가 되는 것이다.
라인소거는 시점 ㉴에서 일어나며, 라인소거 펄스는 펄스폭이 1㎲이하이며, 전압도 서스테인 전압보다는 낮고, 시점 ㉵에서는 벽전하가 없는 셀이 된다.
물론, 벽전하가 없는 셀에서는 서스테인 펄스를 인가하여도 방전이 일어나지 않는다.
도 3은 종래 기술에 의한 PDP 패널의 소거 방법을 설명하기 위해 도시한 타이밍도로서, 도 1 내지 도 2를 참조하여 살펴보면 다음과 같다.
PDP 패널의 행과 열로 배치된 셀의 한 행을 1라인이라고 한다면, 종래의 방식은 여러 개의 라인(통상 4∼8라인)을 묶어서 각 셀들을 기록(writing),스캔(scan), 서스테인(sustain) 및 라인소거(erase)를 하면서 화면 전체를 주사한다.
여기서, 라인소거는 기록(writing)과 스캔(scan) 및 서스테인 동작을 수행한 후 라인블록 단위로 각 라인들을 한꺼번에 지우는 총 소거(erase)를 의미한다.
예를 들어, 4개의 라인(1Line∼4Line)을 단위로 하여 셀들을 기록하고 스캔하는 경우, 4개의 라인을 동시에 기록(writing) 방전을 수행한 후 4개의 라인을 1라인부터 4라인까지 순차적으로 스캔(scan1∼scan4)하고 설정 시간동안 서스테인을 수행한 후 일정 시점에서 4개의 라인을 동시에 소거(erase)하는 방식을 사용하는 것이다.
상술한 바와 같이 여러 개의 라인을 동시에 기록하고 소거하는 방식은 각 라인을 따라 형성된 셀의 턴-온 개수 즉, 부하량에 따라 각 셀에 인가되는 전압레벨이 다소 달라진다.
예를 들어, 한 라인에서 턴-온되는 셀의 개수가 많으면, 전극의 기생 저항과 각 셀을 통해 흐르는 전류로 인해 각 셀에 인가되는 전압은 라인으로 공급되는 전압보다 상당히 레벨 다운되며, 이 전압강하로 인해 각 셀의 밝기는 라인의 부하가 적을 때 보다 어둡게 된다.
따라서, 종래에는 여러 개의 라인을 단위로 하여 기록하고 기록한 라인을 동시에 소거할 경우 각 라인의 부하에 따라 라인 별 휘도 차이가 심하게 발생하였고, 그로 인해 각 라인과 비트 별로 화질이 다소 저하되는 문제점이 있었다.
따라서, 본 발명의 목적은, 기록한 라인들을 한 번에 같은 위치에서 소거하지 않고, 입력 영상데이터에 따라 화면 상의 밝기에 많은 영향을 주는 각 라인의 상위비트(제 8, 제 7, 제 6 서브필드)는 비트 별로 각 라인의 소거위치를 가변시키며, 나머지 하위비트(제 5 서브필드에서 제 1 서브필드까지)는 라인블록 별로 동일한 위치에서 각 라인의 서스테인 방전을 소거하여 각 비트의 라인 별로 발생하는 휘도 차이를 저감한 플라즈마 디스플레이 패널의 라인 소거 방법 및 그 장치를 제공하는 데 있다.
도 1은 일반적인 플라즈마 디스플레이 패널과 그 구동장치를 개략적으로 나타낸 도면이고,
도 2는 도 1의 PDP 패널의 단위 셀을 기준으로 화면이 구성되는 방법을 설명하기 위한 타이밍도이고,
도 3은 종래 기술에 의한 PDP 패널의 소거 방법을 설명하기 위해 도시한 타이밍도이고,
도 4는 본 발명에 의한 플라즈마 디스플레이 패널의 라인소거 장치를 나타낸 블록도이고,
도 5는 패널의 각 라인에 위치한 셀들의 방전 여부에 따라 단위 셀의 휘도 상태를 설명하기 위한 개념적인 회로도로서, 도 5a는 부하가 많을 때 각 셀에 인가되는 전압 상태를 나타낸 도면이고, 도 5b는 부하가 적을 때 각 셀에 인가되는 전압 상태를 나타낸 도면이고,
도 6은 본 발명의 일 실시예에 의한 각 비트의 라인 별로 셀 방전을 소거하는 방식을 도시한 도면이고,
도 7은 본 발명의 다른 실시예에 의한 각 비트의 라인 별로 셀 방전을 소거하는 방식을 도시한 도면이다.
* 도면의 주요 부분에 대한 부호의 설명
100: PDP 제어부(패널제어부) 110: 자동화소레벨부
130: 비트분리부 150: 메모리
170: 메모리제어부 190: 데이터출력부
210: 비트별소거위치결정부 230: 소거위치발생부
250: 전극타이밍제어부 300: 플라즈마 디스플레이 패널
350: X측 어드레스구동부 355: 어드레스전극(X전극)
370: Y측 스캔구동부 375: 스캔전극(Y전극)
390: Z측 서스테인구동부 395: 서스테인전극(Z전극)
SF: 서브필드(bit)
상기 목적을 달성하기 위한 본 발명의 라인 소거 방법은, 입력 영상데이터에 따라 패널의 제 1, 제 2 및 제 3 전극으로 기록 펄스, 스캔 펄스, 서스테인 펄스 및 라인소거 펄스를 인가하여 구동하는 방법에 있어서:
화상 표시를 위한 프레임에서 적어도 하나 이상의 서브필드가,
(1) 상기 제 1 전극과 제 2 전극 사이에서 전셀에 대하여 방전시키는 전압치와 폭을 갖는 기록 펄스를 인가하여 전 셀을 방전시킨 후 상기 제 1, 제 2 전극 사이의 인가전압을 0으로서 유전체상에 벽전하를 축적하는 기록기간;
(2) 상기 기록 방전 후 상기 제 1 전극 또는 제 2 전극과 제 3 전극과의 사이에서 방전시켜 상기 유전체상에 벽전하를 소거하여 기록하는 어드레스 기간;
(3) 상기 어드레싱 후 상기 제 1 전극 및 제 2 전극 사이에 교류전압을 인가하여 상기 유전체 상에 축적한 벽전하를 이용하여 유지 방전을 하는 서스테인 기간; 및
(4) 상기 서스테인 기간을 수행한 후 입력 영상데이터에 따른 비트별 평균값에 따라 라인소거 위치를 결정한 후 서스테인 소거 위치를 각 라인 별로 가변시켜 해당 라인을 소거하는 라인소거 기간을 실행하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 다른 방법은, 입력 영상데이터에 따라 패널의 제 1, 제 2 및 제 3 전극으로 기록 펄스, 스캔 펄스, 서스테인 펄스 및 라인소거 펄스를 인가하여 구동하는 방법에 있어서:
화상 표시를 위한 프레임에서 적어도 하나 이상의 서브필드가,
(1) 상기 제 1 전극과 제 2 전극 사이에서 전셀에 대하여 방전시키는 전압치와 폭을 갖는 기록 펄스를 인가하여 전 셀을 방전시킨 후 상기 제 1, 제 2 전극 사이의 인가전압을 0으로서 유전체상에 벽전하를 축적하는 기록기간;
(2) 상기 기록 방전 후 상기 제 1 전극 또는 제 2 전극과 제 3 전극과의 사이에서 방전시켜 상기 유전체상에 벽전하를 소거하여 기록하는 어드레스 기간;
(3) 상기 어드레싱 후 상기 제 1 전극 및 제 2 전극 사이에 교류전압을 인가하여 상기 유전체 상에 축적한 벽전하를 이용하여 유지 방전을 하는 서스테인 기간; 및
(4) 상기 서스테인 기간을 수행한 후 입력 영상데이터에 따른 비트별 평균값을 가지고 라인소거 위치를 결정한 후 두 라인을 단위로 하여 소거 위치를 가변시켜 가면서 소거하는 라인소거 기간을 실행하는 것을 특징으로 한다.
그리고, 상기 목적을 달성하기 위한 본 발명의 장치는, 어드레스, 스캔 및 서스테인 전극이 행, 열 매트릭스 형태로 배열되며 상기 각 전극이 직교하는 부분에 셀이 형성되는 패널과 상기 패널의 각 전극을 구동하는 회로와 입력 영상데이터에 따라 기록 펄스, 스캔 펄스, 서스테인 펄스 및 라인소거 펄스를 발생하여 패널의 각 전극을 통해 셀로 인가하는 플라즈마 디스플레이 회로에 있어서:
외부에서 입력되는 영상데이터를 비트별로 분리하여 로딩한 후 기록, 스캔 및 서스테인 제어신호를 발생하는 패널제어부;
상기 패널제어부로부터 비트 별로 분리된 영상데이터를 제공받아 각 라인에 대해 비트 별로 가산하여 평균값을 산출한 후 비트별 평균값에 따라 각 상위비트의 라인 별로 소거할 위치를 결정하는 비트별소거위치결정부;
상기 비트별소거위치결정부에서 출력된 소거위치 신호에 따라 각 상위비트의 라인 별로 소거위치 가변 신호를 발생하는 소거위치발생부; 및
상기 패널제어부에서 출력되는 제어신호에 따라 셀의 기록, 스캔 및 서스테인 방전 타이밍 제어신호를 발생한 후 서스테인 방전의 소거시점에서 상기 소거위치발생부에서 출력되는 각 라인에 해당하는 상위비트 별 소거 가변 신호를 제공받아 셀의 서스테인 방전을 라인 별 다른 위치에서 소거시키기 위한 제어신호를 발생하는 전극타이밍제어부를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명을 보다 상세하게 살펴보고자 한다.
도 4는 본 발명에 적용된 플라즈마 디스플레이 패널의 라인소거 위치 가변 장치를 나타낸 블록도로서, PDP 제어부(100), 비트별소거위치결정부(210), 소거위치발생부(230), 전극타이밍제어부(250), 패널(300) 및 복수의 전극구동부(350, 370, 390)를 구비한다.
상기 PDP 제어부(100)는, 소정의 블랭크 신호(Blank) 및 제어신호(Hsync, Vsync, CLK)에 따라 라인 별로 R·G·B 영상데이터를 입력받는 자동화소레벨부(110; Automatic Pixel Level)와, 자동화소레벨부(110)로부터 출력되는 영상데이터를 PDP 구동에 적합한 비트(서브필드) 별로 데이터를 분리하는 비트분리부(130)와, 비트분리부(130)에서 출력되는 비트 별 영상데이터를 일시 저장하는 메모리(150)와, 외부 클록신호(CLK)에 따라 수평 및 수직 동기신호(Hsync, Vsync)를 제공받아 메모리(150)에 저장된 영상데이터를 출력 제어하는 메모리제어부(170)와, 메모리제어부(170)에서 출력되는 제어신호에 따라 메모리(150)에 저장된 영상데이터를 제공받아 X측 어드레스구동부(350)로 출력하는 데이터출력부(190)를 포함한다.
또한, 비트별소거위치결정부(210)는 비트분리부(130)를 통하여 출력되는 영상데이터를 제공받아 각 라인의 비트 별로 가산하여 각 비트별 평균을 산출한 후 각 비트별 평균값에 따라 상위비트(28, 27, 26계조를 나타내는 서브필드)의 소거위치를 결정하고, 소거위치발생부(230)는 비트별소거위치결정부(210)에서 출력된 상위비트와 하위비트별 소거위치 신호에 따라 그에 상응하는 상위비트의 라인별로 소거위치 가변 신호를 발생하도록 구성되어 있고, 전극타이밍제어부(250)는 메모리제어부(170)에서 출력되는 제어신호에 따라 소거위치발생부(230)에서 출력되는 상위비트의 라인 별 소거위치 가변 신호를 제공받아 셀을 기록 및 서스테인 방전시키거나 서스테인 방전을 소거시키기 위한 구동 타이밍 신호를 패널 상의 각 전극(X전극, Y전극, Z전극)으로 발생하도록 구성되어 있다.
그리고, 패널(300)은 열측의 어드레스전극들(355; X전극)과 행측의 스캔전극들(375; Y전극) 및 서스테인전극들(395; Z전극)이 직각으로 교차하는 지점에 셀(310)이 형성되어 있고, 각 전극구동부(350, 370, 390)는 전극타이밍제어부(250)에서 출력되는 전극 타이밍 제어신호에 따라 데이터출력부(190)에서 출력되는 영상데이터를 제공받아 패널(100) 상에 어드레스전극(355)과 스캔전극(375) 및 서스테인전극(395)을 각각 구동하여 셀(310)을 기록, 스캔, 서스테인 및 라인소거시키는 X측(350), Y측(370) 및 Z측 구동부(390)로 구성되어 있다.
상기와 같이 구성된 본 발명의 PDP 제어부(100)는 입력 영상데이터로부터 PDP 구동에 적합한 비트 별로 데이터를 분리하여 X측 어드레스구동부(350)로 데이터를 로딩하고, 비트별소거위치결정부(210)는 PDP 제어부(100)의 비트분리부(130)로부터 비트별 영상데이터를 입력받아 각 라인의 비트 별로 가산하여 평균값을 산출한 후 상위비트(제 8 서브필드에서 제 6 서브필드까지)와 하위비트(제 5 서브필드부터 제 1 서브필드까지)의 소거할 위치를 각각 결정한다.
소거위치발생부(230)에서는 비트별소거위치결정부(210)에서 출력되는 각 비트의 라인 별 소거 위치신호에 따라 그에 해당하는 소거위치 신호를 발생하여 전극타이밍제어부(250)로 출력하고, 전극타이밍제어부(250)는 어드레스, 스캔 및 서스테인전극을 제어하는 신호를 발생할 때 소거위치 제어신호를 Y측 스캔구동부(370)로 출력하여 기록된 라인을 상위비트(제 8 서브필드에서 제 6 서브필드까지) 및 하위비트(제 5 서브필드부터 제 1 서브필드까지) 별로 소거위치를 가변시키며 서스테인 방전을 소거하게 된다.
도 5는 패널의 각 라인에 위치한 셀들의 방전 여부에 따라 단위 셀의 휘도 상태를 설명하기 위한 개념적인 회로도로서, 도 5a는 부하가 많을 때 각 셀에 인가되는 전압 레벨을 나타낸 도면이고, 도 5b는 부하가 적을 때 각 셀에 인가되는 전압 레벨을 나타낸 도면이다.
특정 라인에 있어 도 5a와 같이, 방전하는 셀의 개수가 많아 스캔전극(Y전극)과 서스테인전극(Z전극)을 통하여 흐르는 전류가 많으면 특정 라인의 스캔전극으로 인가되는 전압(180V)은 저항으로 표현되는 스캔 및 서스테인전극(Y, Z)의 가상 저항값과 커패시터로 표현되는 각 셀의 저항 값으로 인해 전압강하가 많이 일어나고, 그 전압강하로 인해 각 셀에 인가되는 전압은 일 실시예와 같이 180V보다 훨씬 낮은 158V가 된다.
이는, 특정 라인에서 각 셀의 부하가 많을 경우에 각 셀에 인가되는 전압이 낮아 각 셀의 휘도가 상대적으로 낮아지는 요인으로 작용하게 되는 것이다.
또한, 특정 라인에 있어 도 5b와 같이, 방전하는 셀이 적어 스캔전극(Y전극)과 서스테인전극(Z전극)을 통하여 흐르는 전류가 적으면, 특정 라인의 스캔전극(Y)으로 인가되는 전압(180V)은 전압강하가 적게 일어나고 특정 셀에 인가되는 전압은 실시예와 같이 178V의 전압이 인가되어 도 5a의 부하가 많이 걸리는 라인의 셀보다 부하가 적게 걸리는 라인의 단위 셀에 인가되는 전압이 상대적으로 더 높다.
따라서, 부하가 많이 걸리는 라인의 셀보다 부하가 적게 걸리는 라인의 셀이 휘도가 더 높게 나타난다.
도 6은 본 발명의 일 실시예에 의한 각 비트의 라인 별로 셀 방전을 소거하는 방식을 도시한 도면이고, 도 7은 본 발명의 다른 실시예에 의한 각 비트의 라인 별로 셀 방전을 소거하는 방식을 도시한 도면으로서, 도 4 및 도 5를 참조하여 본 발명을 보다 상세하게 설명하고자 한다.
도 4의 비트별소거위치결정부(210)는 비트분리부(130)로부터 출력되는 영상데이터를 제공받아 하나의 라인에 대한 RGB 영상데이터를 나타내는 각각의 블랭크마다 각 라인(1Line∼4Line)의 비트 별로 가산해서 비트별 평균값을 산출한다.
그리고, 비트별소거위치결정부(210)는 비트(8SF∼1SF; bit)별 평균값에 따라 서스테인 방전 중인 셀을 소거할 위치를 결정하는 데, 각각의 비트에 대해서 평균값이 미리 설정된 기준 값보다 높을 경우 그 라인에 도 5a와 같이 부하가 많이 걸리는 것이며, 그러할 경우 셀의 휘도가 그 라인에서 낮아지므로 서스테인(sustain) 개수가 늘어나는 방향으로 소거(erase) 위치를 결정하여 셀의 휘도가 더 밝게 되도록 해주며, 그 반대로 평균값이 설정 기준 값보다 낮을 경우 그 라인에 도 5b와 같이 부하가 적게 걸리는 것이며, 그러할 경우 휘도가 그 라인에서 비정상적으로 높아지므로 서스테인(sustain) 개수가 줄어드는 방향으로 소거(erase) 위치를 결정하여 휘도가 다소 어둡게 되도록 서스테인 방전의 소거위치를 결정해 준다.
여기에서, 각 비트의 소거위치를 결정할 때, 밝기에 많은 영향을 미치는 상위비트에 대해서만 산출한 평균값에 따라 소거위치를 가변시켜 주며, 밝기에 큰 영향을 미치지 않는 하위비트는 산출한 평균값에 관계없이 라인블록 별로 각 라인을 동시에 동일한 위치에서 소거시키도록 결정한다.
상기와 같은 방식으로 각 라인에 대해 상위비트 및 하위비트 별로라인소거(erase) 위치를 산출하고 결정한 후 소거위치발생부(230)로 라인별 소거위치 신호를 출력한다.
소거위치발생부(230)는 이 소거위치 신호로부터 각 라인에 해당되는 비트(서브필드) 별 소거위치 가변 신호를 발생하고, 전극타이밍제어부(250)는 메모리제어부(170)에서 출력되는 제어신호에 따라 셀들의 기록(writing), 스캔(scan) 및 서스테인(sustain) 방전을 일으킨 후 소거(erase) 시점에서 소거위치발생부(230)로부터 출력되는 각 비트의 라인별 소거위치 데이터를 제공받아 Y측 스캔구동부(370)로 출력하여 셀의 서스테인 방전을 각 비트(bit, SF)의 라인(Line) 별로 소거시킨다.
예를 들어, 도 6과 같이 4개의 라인(1Line∼4Line)을 묶어서 기록(writing), 스캐닝(scaning)하는 경우 X측 어드레스구동부(350)는 전극타이밍제어부(250)의 제어신호에 따라 데이터출력부(190)에서 출력되는 영상데이터에 관련된 어드레스 신호를 제공받아 4개의 라인(1Line∼4Line)을 동시에 기록하는 기록 펄스를 출력하여 4개의 라인을 동시에 기록(writing) 방전시키고, 이후 Y측 스캔구동부(270)는 비트별소거위치결정부(210)와 소거위치발생부(230) 및 전극타이밍제어부(250)를 통해 출력된 소거위치 데이터에 따라 각 라인의 하위비트(5bit∼1bit)에 해당하는 비트들은 동일한 위치에서 동시에 서스테인 방전이 소거되도록 소거(erase) 펄스를 출력하며, 각 라인의 상위비트(8bit∼6bit)에 해당하는 비트들은 산출한 평균값에 따라 서로 다른 위치에서 서스테인 방전이 소거되도록 소거(erase) 펄스를 출력시킨다.
하지만, 도 6과 같이 상위비트에서 각 라인(Line)의 소거(erase) 위치를 달리하며 조정함으로써, 세밀한 조정이 필요하게 되고 원 영상에 대해 다소 거친(rough) 영상이 얻어질 수 있다.
도 7은 도 6의 이러한 취약적인 부분을 개선하기 위한 다른 실시예로서, 실시예와 같이 4개의 라인별로 기록(writing) 및 스캐닝(scaning)하고, 기록된 4개의 라인을 라인 별로 다른 위치에서 소거(erase)하는 것이 아니라 상위비트에서 2개의 라인(1Line-2Line)(3Line-4Line)을 단위로 하여 소거위치를 묶어서 서스테인 방전을 소거(erase)하게 된다.
만약, 4개의 라인씩 기록 및 스캐닝하는 경우를 예로 들면, 비트별소거위치결정부(210)는 비트분리부(130)로부터 출력되는 영상데이터에 따라 2개의 라인을 단위로 하여 상위비트(8bit∼6bit) 및 하위비트(5bit∼1bit) 별 소거위치를 결정하고, Y측 스캔구동부(270)는 소거위치발생부(230)와 전극타이밍제어부(250)를 통해 출력된 소거위치 데이터에 따라 2개의 라인(1Line-2Line) (3Line-4Line)을 단위로 하여 상위비트에 해당하는 2라인 비트 별로 소거(erase) 위치를 가변시킨다.
따라서, 복수 개의 라인을 비트 별로 고정된 위치에서 동시에 소거하지 않고, 표시되는 영상데이터에 따라 상위비트에서 2개의 라인을 단위로 하여 소거위치를 결정하고 조정함으로써 각 라인 별로 휘도를 최적의 상태로 조절할 수가 있다.
상기에서 2개의 라인을 단위로 하여 소거 위치를 조정하면, 도 6의 실시예와 같이 하나의 라인씩 소거위치를 조정하는 것보다 라인 별로 휘도 차이가 저감될 뿐만 아니라 보다 부드럽고 매끄러운(smooth) 영상을 구현할 수 있다.
그리고, 본 발명의 실시 예에서 상위비트를 28, 27및 26계조를 갖는 서브필드(제 8 서브필드부터 제 6 서브필드까지)로 규정하였으나, 이는 바람직한 실시예일뿐 이에 한정되지 않으며, 상위비트를 8비트에서 5비트까지로 규정할 수도 있고, 8비트와 7비트로 규정할 수도 있는 것이다.
이와 같은 변형된 실시 예들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안되며, 이와 같은 변형된 실시 예들은 본 발명에 첨부된 특허청구범위 안에 속한다 해야 할 것이다.
따라서, 본 발명에서는 입력되는 영상데이터에 따라 각 비트(서브필드) 별로 평균값을 산출하여 부하가 많은 라인은 서스테인 개수가 늘어나는 방향으로 라인소거 위치를 결정하며, 부하가 적은 라인은 서스테인 개수가 줄어드는 방향으로 라인소거 위치를 결정하여 상위비트에서 각 라인의 소거 위치를 가변함으로써, 화면의 특정부위를 밝게 또는 어둡게 할 수 있어 패널의 각 부분에 대한 휘도 차이를 극복할 수 있을 뿐만 아니라 화면의 부하에 따른 비정상적인 휘도 차이를 해소하여 보다 향상된 화질을 구현할 수 있는 효과가 있다.

Claims (9)

  1. 입력 영상데이터에 따라 패널의 제 1, 제 2 및 제 3 전극으로 기록 펄스, 스캔 펄스, 서스테인 펄스 및 라인소거 펄스를 인가하여 구동하는 방법에 있어서:
    화상 표시를 위한 프레임에서 적어도 하나 이상의 서브필드가,
    (1) 상기 제 1 전극과 제 2 전극 사이에서 전셀에 대하여 방전시키는 전압치와 폭을 갖는 기록 펄스를 인가하여 전 셀을 방전시킨 후 상기 제 1, 제 2 전극 사이의 인가전압을 0으로서 유전체상에 벽전하를 축적하는 기록기간;
    (2) 상기 기록 방전 후 상기 제 1 전극 또는 제 2 전극과 제 3 전극과의 사이에서 방전시켜 상기 유전체상에 벽전하를 소거하여 기록하는 어드레스 기간;
    (3) 상기 어드레싱 후 상기 제 1 전극 및 제 2 전극 사이에 교류전압을 인가하여 상기 유전체 상에 축적한 벽전하를 이용하여 유지 방전을 하는 서스테인 기간; 및
    (4) 상기 서스테인 기간을 수행한 후 입력 영상데이터에 따른 비트별 평균값에 따라 라인소거 위치를 결정한 후 서스테인 소거 위치를 각 상위비트의 라인 별로 가변시켜 해당 라인을 소거하는 라인소거 기간을 실행하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 라인 소거 방법.
  2. 제 1 항에 있어서,
    상기 라인소거 기간의 상위비트는,
    25, 26, 27및 28계조를 나타내는 서브필드 중 하나 이상의 서브필드로 규정하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 라인 소거 방법.
  3. 제 1 항에 있어서,
    상기 라인소거 기간의 라인소거 위치는,
    비트별 평균값이 미리 설정한 기준값보다 높을 경우 서스테인 개수가 늘어나는 방향으로 라인별 소거 위치를 결정하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 라인 소거 방법.
  4. 제 1 항에 있어서,
    상기 라인소거 기간의 라인소거 위치는,
    비트별 평균값이 미리 설정한 기준값보다 작을 경우 서스테인 개수가 줄어드는 방향으로 라인별 소거 위치를 결정하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 라인 소거 방법.
  5. 입력 영상데이터에 따라 패널의 제 1, 제 2 및 제 3 전극으로 기록 펄스, 스캔 펄스, 서스테인 펄스 및 라인소거 펄스를 인가하여 구동하는 방법에 있어서:
    화상 표시를 위한 프레임에서 적어도 하나 이상의 서브필드가,
    (1) 상기 제 1 전극과 제 2 전극 사이에서 전셀에 대하여 방전시키는 전압치와 폭을 갖는 기록 펄스를 인가하여 전 셀을 방전시킨 후 상기 제 1, 제 2 전극 사이의 인가전압을 0으로서 유전체상에 벽전하를 축적하는 기록기간;
    (2) 상기 기록 방전 후 상기 제 1 전극 또는 제 2 전극과 제 3 전극과의 사이에서 방전시켜 상기 유전체상에 벽전하를 소거하여 기록하는 어드레스 기간;
    (3) 상기 어드레싱 후 상기 제 1 전극 및 제 2 전극 사이에 교류전압을 인가하여 상기 유전체 상에 축적한 벽전하를 이용하여 유지 방전을 하는 서스테인 기간; 및
    (4) 상기 서스테인 기간을 수행한 후 입력 영상데이터에 따른 비트별 평균값을 가지고 라인소거 위치를 결정한 후 두 라인을 단위로 하여 상위비트의 각 라인 별로 소거 위치를 가변시켜 가면서 소거하는 라인소거 기간을 실행하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 라인 소거 방법.
  6. 제 5 항에 있어서,
    상기 라인소거 기간의 상위비트는,
    25, 26, 27및 28계조를 나타내는 서브필드 중 하나 이상의 서브필드로 규정하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 라인 소거 방법.
  7. 제 5 항에 있어서,
    상기 라인소거 기간의 단위 라인 별 소거위치는,
    비트별 평균값이 미리 설정한 기준값보다 높을 경우 서스테인 개수가 늘어나는 방향으로 라인별 소거 위치를 결정하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 라인 소거 방법.
  8. 제 5 항에 있어서,
    상기 라인소거 기간의 단위 라인 별 소거위치는,
    비트별 평균값이 미리 설정한 기준값보다 작을 경우 서스테인 개수가 줄어드는 방향으로 라인별 소거 위치를 결정하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 라인 소거 방법.
  9. 어드레스, 스캔 및 서스테인 전극이 행, 열 매트릭스 형태로 배열되며 상기 각 전극이 직교하는 부분에 셀이 형성되는 패널과 상기 패널의 각 전극을 구동하는 회로와 입력 영상데이터에 따라 기록 펄스, 스캔 펄스, 서스테인 펄스 및 라인소거 펄스를 발생하여 패널의 각 전극을 통해 셀로 인가하는 플라즈마 디스플레이 회로에 있어서:
    외부에서 입력되는 영상데이터를 비트별로 분리하여 로딩한 후 기록, 스캔 및 서스테인 제어신호를 발생하는 패널제어부;
    상기 패널제어부로부터 비트 별로 분리된 영상데이터를 제공받아 각 라인에 대해 비트 별로 가산하여 평균값을 산출한 후 비트별 평균값에 따라 각 상위비트의 라인 별로 소거할 위치를 결정하는 비트별소거위치결정부;
    상기 비트별소거위치결정부에서 출력된 소거위치 신호에 따라 각 상위비트의 라인 별로 소거위치 가변 신호를 발생하는 소거위치발생부; 및
    상기 패널제어부에서 출력되는 제어신호에 따라 셀의 기록, 스캔 및 서스테인 방전 타이밍 제어신호를 발생한 후 서스테인 방전의 소거시점에서 상기 소거위치발생부에서 출력되는 각 라인에 해당하는 상위비트 별 소거 가변 신호를 제공받아 셀의 서스테인 방전을 라인 별 다른 위치에서 소거시키기 위한 제어신호를 발생하는 전극타이밍제어부를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 라인 소거 장치.
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