KR100291871B1 - Sense Amplifier Driving Circuit - Google Patents

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Abstract

본 발명은 센스 앰프 구동회로에 관한 것으로서, 특히 구동회로는 센스 앰프 구동회로에 있어서, 입력신호에 응답하여 턴온되어 구동 전압을 인가하는 CMOS 트랜지스터와, 상기 CMOS 트랜지스터의 엔모스 트랜지스터와 접지 사이에 연결되며 서로 다른 크기를 가진 제 1 및 제 2트랜지스터들이 상호 병렬로 연결되어 센스 앰프를 구동시키기 위한 출력신호 레벨의 경사를 안정하게 유지하도록 제어하는 출력 레벨 제어부와, 상기 입력신호에 응답해서 상기 출력 레벨 제어부의 제 1 및 제 2트랜지스터들의 턴온 시간을 조정하는 지연부를 구비한다. 따라서, 본 발명은 센스 앰프에 발생하는 급격한 전류 변화를 미연에 방지할 수 있을 뿐만 아니라 속도의 지연을 최대한 줄인다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a sense amplifier driving circuit, and in particular, the driving circuit is connected to a CMOS transistor which is turned on in response to an input signal to apply a driving voltage to the sense amplifier driving circuit, between the NMOS transistor of the CMOS transistor and ground. An output level controller for controlling the first and second transistors having different sizes to be connected in parallel to each other so as to stably maintain the inclination of the output signal level for driving the sense amplifier, and the output level in response to the input signal. And a delay unit for adjusting turn-on times of the first and second transistors of the controller. Therefore, the present invention not only prevents sudden changes in current occurring in the sense amplifier, but also minimizes the delay in speed.

Description

센스 앰프 구동회로Sense Amplifier Driving Circuit

본 발명은 디램 회로에 관한 것으로서, 특히 센스 앰프의 전류 특성을 개선하여 디바이스의 안정적인 동작을 확보할 수 있는 센스 앰프 구동회로에 관한 것이다.The present invention relates to a DRAM circuit, and more particularly, to a sense amplifier driving circuit capable of ensuring stable operation of a device by improving current characteristics of a sense amplifier.

현재, 반도체 메모리 장치는 전원의 공급이 중단되면 메모리 내용을 손실하는 휘발성(Volatile) 메모리장치 중에서 DRAM(Dynamic Random Access Memory)이 널리 사용되고 있다. 상기 DRAM은 전원공급이 유지되는 상태에서 메모리 내용을 계속 보유하기 위해서 일정한 시간마다 메모리 셀에 리프래쉬 사이클(Refresh Cycle)을 제공해야 한다.Currently, DRAM (Dynamic Random Access Memory) is widely used among volatile memory devices which lose their memory contents when power supply is interrupted. The DRAM must provide a refresh cycle to the memory cells at regular intervals in order to maintain the memory contents while the power supply is maintained.

그러나, 최근에는 DRAM의 메모리 용량이 급속도로 대용량화되어 가고 있기 때문에 메모리 셀의 증가는 필연적이다. 하지만 메모리 셀이 증가하면 그만큼 데이터 기록, 독출 또는 리프레쉬하기 위한 신호의 1주기(cycle)동안에 데이타를 재저장해야 할 메모리 셀의 수가 많아지게 된다.However, in recent years, since the memory capacity of DRAM is rapidly increasing, the increase of memory cells is inevitable. However, as the number of memory cells increases, the number of memory cells to which data must be restored during one cycle of a signal for data writing, reading, or refreshing increases.

이때, 대용량의 메모리 장치는 데이타를 재저장하기 위해서는 비트라인을 통해 센스 앰프의 센싱(sensing) 동작이 필요하므로 이와 같은 센싱에 필요한 소비 전류가 메모리 셀만큼 증가하게 된다. 이러한 소비전류의 증가는 실리콘 기판의 잡음을 유발하게 되어 반도체 장치의 동작 특성에 악영향을 미친다.In this case, since a large capacity memory device needs a sensing operation of a sense amplifier through a bit line to restore data, the current consumption required for such sensing increases as much as the memory cell. This increase in current consumption causes noise in the silicon substrate, which adversely affects the operation characteristics of the semiconductor device.

도 1은 종래 기술에 의한 센스 앰프의 구동회로를 나타낸 회로도로서, 이를 참조하면, 센스 앰프의 구동회로(10)는 입력신호(Iop)에 응답하여 턴온되어 센스 앰프(20)를 구동시키기 위한 구동신호(VI)를 발생하는 CMOS 트랜지스터(Q0,Q1)로 구성된다.1 is a circuit diagram illustrating a driving circuit of a sense amplifier according to the prior art. Referring to this, the driving circuit 10 of the sense amplifier is turned on in response to an input signal Iop to drive the driving of the sense amplifier 20. It is composed of CMOS transistors (Q0, Q1) for generating a signal (V I).

한편, 상기 구동회로(10)와 연결된 센스 앰프(20)는 CMOS 트랜지스터(Q0,Q1)의 공통 노드에 게이트들이 각각 연결된 피모스 및 엔모스 트랜지스터(Q2,Q3)와, 상기 트랜지스터들(Q2,Q3) 사이에 비트라인(B/L)과 상보 비트라인( )이 각 게이트에 연결된 두 쌍의 CMOS 트랜지스터들(Q4,Q5,Q6,Q7)로 이루어진 크로스 커플드 래치(22)를 포함한다.Meanwhile, the sense amplifier 20 connected to the driving circuit 10 includes PMOS and NMOS transistors Q2 and Q3 having gates connected to common nodes of CMOS transistors Q0 and Q1, and the transistors Q2 and Q2. Q3) between the bit line (B / L) and the complementary bit line ( ) Includes a cross coupled latch 22 consisting of two pairs of CMOS transistors Q4, Q5, Q6 and Q7 connected to each gate.

상기와 같이 구성된 회로의 동작은 다음과 같다.The operation of the circuit configured as described above is as follows.

입력신호(Iop)가 로우 레벨로 입력되면 구동회로(10)는 피모스 트랜지스터(Q0)가 턴온되어 센스 앰프(20)를 구동시키기 위한 구동신호(VI)를 하이 레벨로 발생한다. 이에 상기 센스 앰프(20)의 엔모스 트랜지스터(Q3)가 턴온되며 크로스 커플드 래치(22)의 동작에 의해 상기 비트라인(B/L)과 상보 비트라인( )에 걸리는 전압 차를 발생시켜 데이터를 센싱(sensing)한다.When the input signal Iop is input at the low level, the driving circuit 10 generates the driving signal V I for driving the sense amplifier 20 to the high level by turning on the PMOS transistor Q0. Accordingly, the NMOS transistor Q3 of the sense amplifier 20 is turned on and the bit line B / L and the complementary bit line (B) are operated by the cross coupled latch 22. The data is sensed by generating a voltage difference across the circuit.

그리고, 입력신호(Iop)가 하이 레벨로 입력되면 구동회로(10)는 엔모스 트랜지스터(Q1)가 턴온되어 센스 앰프(20)를 구동시키기 위한 구동신호(VI)를 로우 레벨로 발생한다. 이 신호에 따라 센스 앰프(20)의 피모스 트랜지스터(Q2)가 턴온되며 이에 상기 센스 앰프(20)의 엔모스 트랜지스터(Q3)가 턴온되며 위와 같은 센싱 동작을 수행한다.When the input signal Iop is input at the high level, the driving circuit 10 generates the driving signal V I for driving the sense amplifier 20 to the low level by turning on the NMOS transistor Q1. According to this signal, the PMOS transistor Q2 of the sense amplifier 20 is turned on, and the NMOS transistor Q3 of the sense amplifier 20 is turned on to perform the above sensing operation.

위와 같이 통상적으로 알려진 구동회로(10) 및 센스 앰프(20)는 속도에는 별다른 문제점이 없으나 구동회로(10)로부터 발생된 신호(VI)의 피크 전류가 높아질 경우 센스 앰프(20)에 전력 잡음이 발생하게 된다. 이러한 잡음은 디램의 동작에는 좋지 않는 영향을 미치게 된다.The driving circuit 10 and the sense amplifier 20 which are commonly known as described above have no problem in speed, but when the peak current of the signal V I generated from the driving circuit 10 increases, power noise is generated in the sense amplifier 20. This will occur. This noise has an adverse effect on the operation of the DRAM.

이를 위해서 구동회로는 엔모스 트랜지스터와 접지 사이에 저항을 구비해서 센스 앰프에 인가되는 신호의 피크 전류를 낮춰 안정된 디램의 동작을 구현한다. 하지만 이 또한 피크 전류가 흐르는 시간이 길어져 디램의 동작 속도가 낮아지는 문제점이 발생하게 된다.To this end, the driving circuit includes a resistor between the NMOS transistor and the ground to lower the peak current of the signal applied to the sense amplifier to realize stable DRAM operation. However, this also causes a problem that the operating time of the DRAM is lowered due to the longer the peak current flows.

본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 센스 앰프 구동회로에 서로 다른 채널 크기를 가지는 한 쌍의 트랜지스터를 구비하므로서 소정의 시간차를 두고 턴온되는 트랜지스터들에 의해 센스 앰프 구동회로의 출력신호의 급격한 전류 변화를 줄일 수 있는 센스 앰프 구동회로를 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a sense amplifier driving circuit with a pair of transistors having different channel sizes in the sense amplifier driving circuit so as to solve the problems of the prior art. An object of the present invention is to provide a sense amplifier driving circuit which can reduce a sudden change in current of an output signal.

도 1은 종래 기술에 의한 센스 앰프의 구동회로를 나타낸 회로도이며,1 is a circuit diagram showing a driving circuit of a sense amplifier according to the prior art,

도 2는 본 발명에 따른 센스 앰프의 구동회로를 나타낸 회로도이며,2 is a circuit diagram showing a driving circuit of a sense amplifier according to the present invention,

도 3은 도 2에 도시된 회로의 입력 전압에 따른 출력 전압의 파형을 나타낸 파형도이다.FIG. 3 is a waveform diagram illustrating waveforms of output voltages according to input voltages of the circuit of FIG. 2.

*도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

20: 센스 앰프20: sense amplifier

30: 센스 앰프 구동회로30: sense amplifier driving circuit

32: CMOS 트랜지스터32: CMOS transistor

34: 출력 레벨 제어부34: output level control

36: 지연부36: delay unit

상기 목적을 달성하기 위하여 본 발명은 센스 앰프 구동회로에 있어서, 입력신호에 응답하여 턴온되어 구동 전압을 인가하는 CMOS 트랜지스터와, 상기 CMOS 트랜지스터의 엔모스 트랜지스터와 접지 사이에 연결되며 서로 다른 크기를 가진 제 1 및 제 2트랜지스터들이 상호 병렬로 연결되어 센스 앰프를 구동시키기 위한 출력신호 레벨의 경사를 안정하게 유지하도록 제어하는 출력 레벨 제어부와, 상기 입력신호에 응답해서 상기 출력 레벨 제어부의 제 1 및 제 2트랜지스터들의 턴온 시간을 조정하는 지연부를 구비하는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a sense amplifier driving circuit comprising: a CMOS transistor that is turned on in response to an input signal to apply a driving voltage, and is connected between an NMOS transistor of the CMOS transistor and ground; An output level control unit for controlling the first and second transistors in parallel to each other so as to stably maintain the inclination of the output signal level for driving the sense amplifier, and the first and second terminals of the output level control unit in response to the input signal. And a delay unit for adjusting the turn-on time of the two transistors.

본 발명의 센스 앰프 구동회로에 있어서, 상기 제 1 및 제 2트랜지스터들은 엔모스 트랜지스터인 것이 바람직하다.In the sense amplifier driving circuit of the present invention, the first and second transistors are preferably NMOS transistors.

본 발명에 의하면, 채널 크기가 다른 제 1 및 제 2엔모스 트랜지스터의 시간차 구동에 따라 센스 앰프를 구동시키기 위한 출력신호의 급격한 전류 피크가 안정하게 유지된다.According to the present invention, the sudden current peak of the output signal for driving the sense amplifier is stably maintained in accordance with the time difference driving of the first and second NMOS transistors having different channel sizes.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 센스 앰프의 구동회로를 나타낸 회로도이다. 여기서, 센스 앰프는 종래 기술에서 설명했던 회로를 동일하게 사용하도록 한다. 이에 따라 그 구성 및 설명은 생략하며, 회로의 도면 부호는 도 1에서 사용된 바와 같이 동일함을 밝혀둔다.2 is a circuit diagram illustrating a driving circuit of a sense amplifier according to the present invention. Here, the sense amplifier uses the same circuit as described in the prior art. Accordingly, the configuration and description thereof are omitted, and the reference numerals of the circuits are the same as those used in FIG. 1.

본 발명의 센스 앰프 구동회로(30)는 입력신호(Iop)에 응답하여 턴온되는 CMOS 트랜지스터(Q10,Q11,이하 32라 칭함), CMOS 트랜지스터(32)의 엔모스 트랜지스터(Q11)와 접지 사이에 크기가 큰 제 1엔모스 트랜지스터(Q12)와 크기가 작은 제 2엔모스 트랜지스터(Q13)가 상호 병렬로 연결된 출력 레벨 제어부(34)와, 입력신호(Iop)에 응답해서 출력 레벨 제어부(34)의 제 1 및 제 2트랜지스터들(Q12,Q13)이 소정의 시간차를 두고 턴온되도록 턴온 시간을 조정하는 지연부(36)로 구성된다.The sense amplifier driving circuit 30 of the present invention includes a CMOS transistor Q10, Q11 (hereinafter referred to as 32) that is turned on in response to an input signal Iop, between the NMOS transistor Q11 of the CMOS transistor 32 and ground. An output level controller 34 in which a large first NMOS transistor Q12 and a small second NMOS transistor Q13 are connected in parallel with each other, and an output level controller 34 in response to an input signal Iop. The first and second transistors Q12 and Q13 have a delay unit 36 that adjusts the turn-on time so as to be turned on with a predetermined time difference.

여기서, 지연부(36)는 입력신호(Iop)를 입력받아 이를 반전시키는 제 1 인버터(In1)와, 상기 인버터(In1)를 통과한 신호를 소정 시간 지연시켜 출력 레벨 제어부(34) 중에서 크기가 큰 엔모스 트랜지스터(Q12)의 턴온 신호로 입력하는 래치(I2,I3)와, 상기 래치(I2,I3)의 신호를 반전시켜 상기 출력 레벨 제어부(34) 중에서 크기가 작은 엔모스 트랜지스터(Q13)의 턴온 신호로 입력하는 제 2 인버터(I4)로 구성된다.Here, the delay unit 36 receives the input signal Iop and receives the first inverter In1 for inverting it, and delays a signal passing through the inverter In1 for a predetermined time to increase the size of the output level controller 34. The latches I2 and I3 input as the turn-on signal of the large NMOS transistor Q12 and the small NMOS transistor Q13 among the output level control part 34 by inverting the signals of the latches I2 and I3. It consists of a second inverter (I4) to be input as a turn-on signal.

위와 같이 구성된 본 발명의 회로 동작은 입력신호(Iop)가 첫 번째로 로우 레벨로 입력되면 CMOS 트랜지스터(32)의 피모스 트랜지스터(Q10)가 턴온되고 엔모스트랜지스터(Q11)가 턴오프된다. 이에 따라 센스 앰프(20)를 구동시키기 위한 출력신호(VI)는 하이 레벨을 발생한다.In the circuit operation of the present invention configured as described above, when the input signal Iop is first input at the low level, the PMOS transistor Q10 of the CMOS transistor 32 is turned on and the nMOS transistor Q11 is turned off. Accordingly, the output signal V I for driving the sense amplifier 20 generates a high level.

그리고, 센스 앰프의 구동회로(30)는 입력신호(Iop)가 두 번째로 하이 레벨로 입력되면 CMOS 트랜지스터(32)의 피모스 트랜지스터(Q10)가 턴오프되며 엔모스 트랜지스터(Q11)가 턴온된다. 이때, 상기 지연부(36)는 첫 번째 입력된 입력신호(Iop)가 제 1 인버터(I1) 및 래치(I2,I3)를 통해서 하이 레벨로 변경된 신호(VN1)에 의해 상기 출력 레벨 제어부(34)의 채널이 긴 엔모스 트랜지스터(Q12)를 턴온시킨다. 그러면, 센스 앰프(20)를 구동시키기 위한 출력신호(VI)는 지연된 시간차 동안에 하이 레벨에서 급격한 신호의 하강을 일으킨다.When the input signal Iop is input to the second high level, the PMOS transistor Q10 of the CMOS transistor 32 is turned off and the NMOS transistor Q11 is turned on. . In this case, the delay unit 36 may be configured such that the output level controller may be controlled by a signal V N1 in which a first input input signal Iop is changed to a high level through the first inverter I1 and the latches I2 and I3. The channel of 34 turns on the long NMOS transistor Q12. Then, the output signal V I for driving the sense amplifier 20 causes a sudden drop of the signal at the high level during the delayed time difference.

이후, 상기 지연부(36)는 두 번째로 입력된 입력신호(Iop)가 제 1 인버터(I1) 및 래치(I2,I3)를 통과하여 로우 레벨 신호(VN1)로 변경되고, 이 신호에 의해 상기 엔모스 트랜지스터(Q12)가 턴오프된다. 그리고, 제 2 인버터(I4)를 통해서 출력된 하이 레벨 신호(VN2)에 의해 크기기 작은 엔모스 트랜지스터(Q13)가 턴온된다. 이에 따라 센스 앰프(20)를 구동시키기 위한 출력신호(VI)의 하강을 완만하게 조절한다.Thereafter, the delay unit 36 converts the second input signal Iop through the first inverter I1 and the latches I2 and I3 into a low level signal V N1 , and As a result, the NMOS transistor Q12 is turned off. The small NMOS transistor Q13 is turned on by the high level signal V N2 output through the second inverter I4. Accordingly, the falling of the output signal V I for driving the sense amplifier 20 is gently adjusted.

이에 따라 본 발명에 따른 센스 앰프 구동회로(30)는 센스 앰프(20)를 구동시키기 위한 출력 신호(VI)의 피크 전류 양을 안정적으로 줄인다. 결국, 위와 같이 구성된 본 발명은 속도의 지연을 줄이면서 전력 잡음도 감소시킨다.Accordingly, the sense amplifier driving circuit 30 according to the present invention stably reduces the amount of peak current of the output signal V I for driving the sense amplifier 20. As a result, the present invention configured as described above also reduces power noise while reducing speed delay.

한편, 상기 구동회로(30)에 첫 번째 입력신호가 하이 레벨로 입력되고 두 번째로 로우 레벨로 변경되면 센스 앰프(20)를 구동시키기 위한 출력 신호(VI)는 로우 레벨에서 급격한 상승을 일으키고 소정 시간 후에 완만한 경사의 로우 레벨을 유지한다.On the other hand, when the first input signal is input to the driving circuit 30 at the high level and the second change to the low level, the output signal V I for driving the sense amplifier 20 causes a rapid rise at the low level. After a certain time, the low level of the gentle slope is maintained.

도은 도 3B는 도 2에 도시된 회로의 입력 전압에 따른 출력 전압의 파형을 나타낸 파형도로서, 이를 참조하면 위에서 설명했던 바와 같이 센스 앰프의 구동을 위한 신호 즉, 구동회로의 출력신호는 입력 신호 레벨 변화에 따라 변화한다. 다시 말해서 a는 입력 신호가 로우 레벨에서 하이 레벨로 변경되었을 때의 출력신호를 나타낸 것이며, b는 입력 신호가 하이 레벨에서 로우 레벨로 변경되었을 때의 출력신호를 나타낸 것이다.3B is a waveform diagram illustrating waveforms of output voltages according to input voltages of the circuit illustrated in FIG. 2. Referring to this, as described above, a signal for driving a sense amplifier, that is, an output signal of a driving circuit is an input signal. Change with level change. In other words, a represents an output signal when the input signal is changed from a low level to a high level, and b represents an output signal when the input signal is changed from a high level to a low level.

본 발명은 종래의 CMOS 트랜지스터에 서로 다른 크기를 가지는 엔모스 트랜지스터 쌍을 연결시키고, 소정 시간차를 두어 각 트랜지스터를 순차적으로 턴온시키므로서 센스 앰프를 구동시키기 위한 신호가 하강 또는 상승될 때 그 기울기를 완만하게 조정한다.The present invention connects a pair of NMOS transistors having different sizes to a conventional CMOS transistor and sequentially turns on each transistor with a predetermined time difference, so that the slope is slowed when the signal for driving the sense amplifier falls or rises. To adjust.

이로 인해 본 발명은 센스 앰프에 발생하는 급격한 전류 변화를 미연에 방지할 수 있을 뿐만 아니라 속도의 지연을 최대한 줄인다.As a result, the present invention not only prevents sudden changes in current occurring in the sense amplifier, but also minimizes speed delay.

그러므로, 본 발명은 전력 잡음을 크게 감소시켜서 디램 동작 특성을 안정적으로 구현할 수 있는 효과가 있다.Therefore, the present invention has an effect of stably realizing DRAM operating characteristics by greatly reducing power noise.

Claims (2)

센스 앰프 구동회로에 있어서,In the sense amplifier drive circuit, 입력신호에 응답하여 턴온되어 구동 전압을 인가하는 CMOS 트랜지스터;A CMOS transistor turned on in response to an input signal to apply a driving voltage; 상기 CMOS 트랜지스터의 엔모스 트랜지스터와 접지 사이에 연결되며 서로 다른 크기를 가진 제 1 및 제 2트랜지스터들이 상호 병렬로 연결되어 센스 앰프를 구동시키기 위한 출력신호 레벨의 경사를 안정하게 유지하도록 제어하는 출력 레벨 제어부; 및An output level connected between the NMOS transistor of the CMOS transistor and the ground, and having first and second transistors having different sizes connected in parallel to each other to control a stable slope of an output signal level for driving a sense amplifier. Control unit; And 상기 입력신호에 응답해서 상기 출력 레벨 제어부의 제 1 및 제 2트랜지스터들의 턴온 시간을 조정하는 지연부를 구비하는 것을 특징으로 하는 센스 앰프 구동회로.And a delay unit configured to adjust turn-on times of the first and second transistors of the output level controller in response to the input signal. 제1항에 있어서, 상기 제 1 및 제 2트랜지스터들은 엔모스 트랜지스터인 것을 특징으로 하는 센스 앰프 구동회로.The sense amplifier driving circuit of claim 1, wherein the first and second transistors are NMOS transistors.
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