KR100286344B1 - Snooping cycle remove apparatus for cache - Google Patents
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- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
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Abstract
본 발명은 캐시의 스누핑 사이클 제거장치에 관한 것으로, 종래의 기술에 있어서는 두 개이 상의 마이크로프로세서가 외부 메모리를 공유할 때 라이트 시 외부 메모리의 마스터 권한을 가지고 있는 마이크로프로세서의 캐시에만 라이트하는 경우 캐시와 외부 메모리에 저장되어 있는 데이터가 서로 다르게 되어 데이터 일관성(coherency)이 없게 되고, 외부 메모리를 액세스할 때마다 스누핑 사이클 시간을 추가하여 다른 마이크로프로세서의 캐시 데이터와 비교해야 함으로써, 처리속도가 늦어지는 문제점이 있었다.The present invention relates to a device for removing a snooping cycle of a cache. In the related art, when two or more microprocessors share an external memory, the cache and the cache are only written when the microprocessor has the master authority of the external memory at the time of writing. The data stored in the external memory is different so that there is no data coherency and the processing speed is slowed by adding the snooping cycle time each time the external memory is accessed to compare with the cache data of other microprocessors. There was this.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 하나의 외부 메모리를 공유하는 중앙처리장치와 캐시를 포함하여 이루어진 복수개의 마이크로프로세서에 있어서, 캐시의 라이트 백 모드 시 라이트 히트 데이터를 저장하는 라이트 히트 버퍼를 더 포함하여 구성한 장치를 제공하여, 두 개 이상의 마이크로프로세서가 외부 메모리를 공유할 때 라이트 시 외부 메모리의 마스터 권한을 가지고 있는 마이크로프로세서의 캐시에 라이트함과 동시에 라이트 히트 버퍼에도 라이트한 후, 마스터 권한을 넘겨주기 전에 라이트 히트 버퍼에 남아있는 데이터를 모두 상기 외부 메모리로 라이트한 후, 마스터 권한을 넘겨줌으로써, 데이터가 서로 같게 되어 데이터 일관성(coherency)이 있으며, 또한 스누핑 사이클 동작을 하지 않음으로 인해 처리속도가 향상되는 효과가 있다.Accordingly, the present invention has been made to solve the above-mentioned conventional problems, and has a write hit in a write back mode of a cache in a plurality of microprocessors including a central processing unit and a cache sharing one external memory. It provides a device configured to further include a write hit buffer for storing data so that when two or more microprocessors share the external memory, the write hit is simultaneously written to the cache of the microprocessor having the master authority of the external memory at the time of writing. After writing to the buffer, all data remaining in the write hit buffer is written to the external memory before handing over the master authority, and then passing the master authority to make the data the same so that there is data coherency and snooping. No cycle operation Because there is an effect that the processing speed improvement.
Description
본 발명은 캐시의 스누핑 사이클 제거장치에 관한 것으로, 특히 라이드 백(write back) 구조를 가진 캐시에 있어서, 캐시의 라이트 히트 시 어드레스와 라이트 데이터를 캐시와 라이트 히트 버퍼에 저장하여 마이크로프로세서가 외부 버스를 액세스하지 않는 시간마다 라이트 히트 버퍼에 저장된 데이터를 외부 메모리에 라이트함으로써, 두 개 이상의 마스터(master)가 하나의 외부 메모리를 공유하도록 하여 스누핑 사이클을 제거하는 캐시의 스누핑 사이클 제거장치에 관한 것이다.The present invention relates to a device for removing a snooping cycle of a cache. In particular, in a cache having a write back structure, an address and write data are stored in a cache and a write hit buffer when a cache write hit is executed. The present invention relates to a cache snooping cycle elimination device for eliminating snooping cycles by allowing two or more masters to share one external memory by writing data stored in a write hit buffer to an external memory every time the data is not accessed.
도 1은 종래 2개의 마이크로프로세서가 1개의 외부 메모리를 공유하는 시스템을 보인 블록도로서, 이에 도시된 바와 같이 외부 메모리(30)는 제1 마이크로프로세서 (10)와 제2 마이크로프로세서(20)의 공용 메모리이고, 각 마이크로프로세서 (10)(20)는 내부에 중앙처리장치(11)(21)와 캐시(12)(22) 및 외부 어드레스와 데이터를 스누핑하고, 캐시의 어드레스와 데이터를 비교하는 비교기(13)(23)를 구비하고 있다.1 is a block diagram illustrating a system in which two conventional microprocessors share one external memory, and as illustrated therein, the external memory 30 may include a first microprocessor 10 and a second microprocessor 20. It is a common memory, and each microprocessor (10) (20) snoops the central processing unit (11) 21 and the cache (12) 22 and external addresses and data therein, and compares the address and data of the cache. Comparators 13 and 23 are provided.
상기 제1 마이크로프로세서(10)가 외부 버스의 마스터일 때 제1 마이크로프로세서 (10)의 제1 중앙처리장치(11)는 원하는 데이터를 제1 캐시(12)에서 탐색하여 데이터가 없을 경우 상기 외부 메모리(30)에서 데이터를 탐색하게 된다.When the first microprocessor 10 is the master of the external bus, the first central processing unit 11 of the first microprocessor 10 searches for the desired data in the first cache 12 so that the external data is not present. The data is retrieved from the memory 30.
만약, 상기 제1 중앙처리장치(11)가 데이터를 라이트할 때 제1 캐시(12)에 해당하는 어드레스가 있다면 캐시의 라이트 백 구조 시 제1 캐시(12)에만 라이트하고, 상기 외부 메모리(30)에는 라이트하지 않는다. 이러한 동작을 수행하다 외부 버스의 마스터 권한을 제2 마이크로프로세서(20)가 가질 때 제2 중앙처리장치(21)에서 제1 캐시(22)에 라이트된 데이터를 원하게되면 상기 제2 마이크로프로세서(20)의 비교기(23)는 스누핑 사이클을 통하여 상기 제1 캐시(12)의 데이터를 탐색하여 그 데이터를 상기 제1 마이크로프로세서(10)에서 가져오게 된다.If there is an address corresponding to the first cache 12 when the first CPU 11 writes data, only the first cache 12 is written in the cache writeback structure, and the external memory 30 ) Is not lit. When the second microprocessor 20 has the master authority of the external bus while performing the operation, if the second CPU 21 wants the data written to the first cache 22, the second microprocessor ( Comparator 23 of 20 retrieves data from the first cache 12 through a snooping cycle and retrieves the data from the first microprocessor 10.
상기에서와 같이 종래의 기술에 있어서는 두 개 이상의 마이크로프로세서가 외부 메모리를 공유할 때 라이트 시 외부 메모리의 마스터 권한을 가지고 있는 마이크로프로세서의 캐시에만 라이트하는 경우 캐시와 외부 메모리에 저장되어 있는 데이터가 서로 다르게 되어 데이터 일관성(coherency)이 없게 되고, 외부 메모리를 액세스할 때마다 스누핑 사이클 시간을 추가하여 다른 마이크로프로세서의 캐시 데이터와 비교해야 함으로써, 처리속도가 늦어지는 문제점이 있었다.As described above, in the prior art, when two or more microprocessors share an external memory, when writing only to the cache of the microprocessor having the master authority of the external memory at the time of writing, the data stored in the cache and the external memory are mutually different. In other words, there is no data coherency, and each time the external memory is accessed, a snooping cycle time must be added to compare with cache data of another microprocessor, thereby causing a slow processing speed.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 캐시의 라이트 히트 시 어드레스와 라이트 데이터를 캐시와 라이트 히트 버퍼에 저장하여 마이크로프로세서가 외부 버스를 액세스하지 않는 시간마다 라이트 히트 버퍼에 저장된 데이터를 외부 메모리에 라이트함으로써, 두 개 이상의 마스터 (master)가 하나의 외부 메모리를 공유하도록 하여 스누핑 사이클을 제거하도록 하는 장치를 제공함에 그 목적이 있다.Accordingly, the present invention has been devised to solve the above-mentioned conventional problems, and writes address and write data in the cache and the write hit buffer during write hit of the cache, so that the write hit is performed every time the microprocessor does not access the external bus. It is an object of the present invention to provide an apparatus in which two or more masters share one external memory to eliminate snooping cycles by writing data stored in a buffer to an external memory.
도 1은 종래 2개의 마이크로프로세서가 1개의 외부 메모리를 공유하는 시스템을 보인 블록도.1 is a block diagram illustrating a system in which two conventional microprocessors share one external memory.
도 2는 도 2는 본 발명 캐시의 스누핑 사이클 제거장치의 구성을 보인 예시도.Figure 2 is an exemplary view showing the configuration of a snooping cycle removal device of the cache of the present invention.
도 3은 도 2에서 라이트 히트 버퍼의 구성을 보인 블록도.FIG. 3 is a block diagram illustrating a configuration of a write hit buffer in FIG. 2. FIG.
도 4는 도 2에서 마이크로프로세서의 내부신호 흐름을 보인 블록도.4 is a block diagram showing an internal signal flow of the microprocessor in FIG.
*** 도면의 주요 부분에 대한 부호의 설명 ****** Explanation of symbols for the main parts of the drawing ***
10,20,40,50 : 마이크로프로세서 11,21,41,51 : 캐시10,20,40,50: Microprocessors 11,21,41,51: Cache
30 : 외부 메모리 60,70 : 라이트 히트 버퍼30: external memory 60, 70: write hit buffer
이와 같은 목적을 달성하기 위한 본 발명 캐시의 스누핑 사이클 제거장치의 구성은, 하나의 외부 메모리를 공유하는 중앙처리장치와 캐시를 포함하여 이루어진 복수개의 마이크로프로세서에 있어서, 캐시의 라이트 백 모드 시 라이트 히트 데이터를 저장하는 라이트 히트 버퍼를 더 포함하여 구성한 것을 특징으로 한다.The cache snooping cycle elimination device of the present invention for achieving the above object, in the plurality of microprocessor including a central processing unit and a cache sharing one external memory, the write hit in the cache write-back mode And a write hit buffer for storing data.
상기 라이트 히트 버퍼는 라이트 히트가 일어난 어드레스를 저장하는 어드레스버퍼와, 상기 어드레스에 해당하는 라이트 데이터를 저장하는 데이터버퍼로 구성한 것을 특징으로 한다.The write hit buffer may include an address buffer for storing an address where a write hit has occurred and a data buffer for storing write data corresponding to the address.
이하, 본 발명에 따른 일실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, an embodiment according to the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명 캐시의 스누핑 사이클 제거장치의 구성을 보인 예시도로서, 이에 도시한 바와 같이 외부 메모리(30)는 제1 마이크로프로세서(40)와 제2 마이크로프로세서(50)의 공용 메모리이고, 각 마이크로프로세서(40)(50)는 내부에 중앙처리장치(41)(51)와 캐시(42)(52) 및 외캐시의 라이트 백 모드 시 라이트 히트 데이터를 저장하는 라이트 히트 버퍼(43)(53)로 구성되며, 상기 라이트 히트 버퍼(43)(53)는 각각 도 3에 도시한 바와 같이 라이트 히트가 일어난 어드레스를 저장하는 어드레스버퍼(60)와, 상기 어드레스에 해당하는 라이트 데이터를 저장하는 데이터버퍼 (70)로 구성한다.2 is an exemplary view showing a configuration of a snooping cycle removing device of the cache of the present invention. As shown in FIG. 2, the external memory 30 is a common memory of the first microprocessor 40 and the second microprocessor 50. Each of the microprocessors 40 and 50 has a write hit buffer 43 for storing write hit data in the central processing unit 41 and 51 and the cache 42 and 52 and the write back mode of the external cache. 53. Each of the write hit buffers 43 and 53 includes an address buffer 60 for storing an address where a write hit has occurred and a write data corresponding to the address as shown in FIG. It consists of the data buffer 70.
이와 같이 구성한 본 발명에 따른 일실시예의 동작 과정을 첨부한 도면을 참조하여 설명하면 다음과 같다.Referring to the accompanying drawings, the operation of an embodiment according to the present invention configured as described above will be described.
도 4는 도 2에서 마이크로프로세서의 내부신호 흐름을 보인 블록도로서, 이에 도시한 바와 같이 제1 마이크로프로세서(40)가 먼저 마스터 권한을 가지고, 외부 메모리(30)를 이용하여 데이터를 처리할 때 제1 중앙처리장치(41)에서 라이트하고자 하는 어드레스가 제1 캐시(42)에 있다면 이 제1 캐시(42)에 라이트함과 동시에 제1 라이트 히트 버퍼(43)에도 라이트한다.FIG. 4 is a block diagram illustrating an internal signal flow of the microprocessor in FIG. 2. As shown in FIG. 2, when the first microprocessor 40 has a master authority and processes data using the external memory 30, FIG. If the address to be written in the first CPU 41 is in the first cache 42, the address is written to the first cache 42 and the first write hit buffer 43 at the same time.
이후, 상기 제1 마이크로프로세서(40)는 마스터 권한을 가지고 있지만 데이터 처리기 필요없는 경우에는 상기 외부 메모리(30)를 액세스하지 않으며, 이렇게 외부 메모리(30)를 액세스하지 않는 시간에 상기 제1 라이트 히트 버퍼(43)는 저장하고 있는 데이터를 선입선출(FIFO)로 상기 외부 메모리(30)에 라이트한다.The first microprocessor 40 does not access the external memory 30 when the first microprocessor 40 has master authority but does not need a data processor, and the first write hit at a time when the external memory 30 is not accessed. The buffer 43 writes the stored data to the external memory 30 by first in, first out (FIFO).
만약, 제2 마이크로프로세서(50)에서 상기 제1 마이크로프로세서(40)로 마스터 권한을 요구하면 마스터 권한을 넘겨주기 전에(마스터 승인신호에 의해 넘겨준다) 상기 제1 라이트 히트 버퍼(43)는 남아있는 데이터를 모두 상기 외부 메모리(30)로 라이트한 후, 마스터 권한을 넘겨준다.If the second microprocessor 50 requests the master authority to the first microprocessor 40, the first write hit buffer 43 remains before the master authority is passed (by the master acknowledgment signal). After writing all the data to the external memory 30, the master authority is transferred.
이후, 상기 제2 마이크로프로세서(50)는 스누핑 사이클을 하지 않고 바로 상기 외부 메모리(30)를 액세스하여 이 외부 메모리(30)에 저장되어 있는 데이터를 읽어들인다.Thereafter, the second microprocessor 50 directly accesses the external memory 30 without reading a snooping cycle and reads data stored in the external memory 30.
이상에서 설명한 바와 같이 본 발명 캐시의 스누핑 사이클 제거장치는 두 개 이상의 마이크로프로세서가 외부 메모리를 공유할 때 라이트 시 외부 메모리의 마스터 권한을 가지고 있는 마이크로프로세서의 캐시에 라이트함과 동시에 라이트 히트 버퍼에도 라이트한 후, 마스터 권한을 넘겨주기 전에 라이트 히트 버퍼에 남아있는 데이터를 모두 상기 외부 메모리로 라이트한 후, 마스터 권한을 넘겨줌으로써, 데이터가 서로 같게 되어 데이터 일관성(coherency)이 있으며, 또한 스누핑 사이클 동작을 하지 않음으로 인해 처리속도가 향상되는 효과가 있다.As described above, the snooping cycle removing device of the cache of the present invention writes to the write hit buffer while simultaneously writing to the cache of the microprocessor having the master authority of the external memory when two or more microprocessors share the external memory. Then, after all the data remaining in the write hit buffer is written to the external memory before the master authority is transferred, the master authority is passed, so that the data becomes the same so that there is data coherency and the snooping cycle operation. By not doing so, the processing speed is improved.
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