KR100281430B1

KR100281430B1 - 가변속도 비동기 모뎀

Info

Publication number: KR100281430B1
Application number: KR1019940702457A
Authority: KR
Inventors: 프랭크 마르체토 로버트; 앨런 스튜어트 토드
Original assignee: 덴 에이치 케이스; 글리네이어 일렉트로닉스 인코포레이티드
Priority date: 1992-01-22
Filing date: 1993-01-04
Publication date: 2001-02-01
Anticipated expiration: 2013-01-04
Also published as: FI943415A7; EP0623256B1; ATE204102T1; DE69330554T2; KR940704080A; US5227741A; EP0623256A1; DE69330554D1; WO1993015551A1; CN1077072A; CA2126342A1; EP0623256A4; FI943415A0

Abstract

모듈레이터(26) 및 디모듈레이터(30)는 시뮬캐스트 페이징 시스템에서 사용된다. 모듈레이터(26)는 비복귀 재로입력을 샘플하며 논리레벨 사이에서의 변이를 보간하며 송신을 위해 사용되는 주파수와는 다른 중심 주파수에서 FSK로 여파된 신호를 만든다. 디모듈레이터(30)는 신호를 디지털화하며 복소 베이스 대역을 만드는 0 Hz의 중심 주파수로 편이시키며, 순간위상의 시간 미분 보간으로부터 신호의 논리레벨을 결정한다.

Description

[발명의 명칭]

가변속도 비동기 모뎀

[도면의 간단한 설명]

제1도는 약 1200 보오를 초과하는 데이터 속도에서 신뢰할 수 있는 동작을 달성할 수 있도록 본 발명에 사용되는 시뮬캐스트 페이징 시스템을 설명하는 개략블럭도.

제2(a)도 및 제2(b)도는 본 발명에 따라, 양 및 음 주파수 사이에서 앨리아싱(aliasing)이 제거된 FSK 모듈레이터의 실시예 2의 블럭기능도.

제3도는 모듈레이터의 구성요소를 도시하는 블럭도.

제4도는 입력데이터에 응답하여 변조된 FSK 신호의 해상도를 증가시키기 위해 보간법 사용을 설명하는 모듈레이터의 기능블럭도.

제5도는 종래 FSK 모듈레이터가 만드는 FSK 방식으로 변조된 신호를 위해 사용되는 FSK 모듈레이터의 출력톤이 오디오 대역내에서 직접 발생되는 종래기술의 FSK 모듈레이터의 전력 스펙트럼 밀도도.

제6(a)도 내지 제6(d)도는 최종적으로 제6(d)도에 도시된 전력 스펙트럼 밀도를 만들도록, 양 및 음 주파수 사이에서의 앨리아싱을 제거하기 위해 본 발명에서의 연속 처리단계에서 전개된 신호의 전력 스펙트럼 밀도를 도시하는 도면.

제7도는 본 발명의 경우와 같이 보간법을 이용한 위상궤적도 및 이 보간법을 이용하지 않은 위상궤적도.

제8(a)도, 제8(b)도 및 제8(c)도는 FSK 방식으로 변조된 신호를 만드는데 있어서, 본 발명을 구성하는 모듈레이터에 의해 구현된 논리단계를 설명하는 흐름도.

제9도는 본 발명에 따른 디모듈레이터의 기능블럭도.

제10도는 디지털신호처리기(DSP)를 사용하여 구현된 디모듈레이터의 더욱 상세한 블럭도.

제11(a)도 내지 제11(c)도는 복조프로세스에서의 여러 단계에서의 신호의 전력 스펙트럼 밀도도.

제12(a)도 내지 제12(c)도는 복조된 출력신호를 만드는데 있어서, 본 발명을 구성하는 디모듈레이터에 의해 구현된 논리단계를 설명하는 흐름도.

제13도는 오버타임, 모듈레이터로의 데이터입력, 복조프로세스동안 만들어진 FSK 톤의 대응 디모듈레이터 주파수 결정, 및 대응하는 복조 출력데이터를 도시하는 그래프.

제14도는 복조된 출력데이터의 논리 레벨을 정의함에 있어서, 증가된 해상도로 주파수의 부호가 결정되도록 디모듈레이터에 의한 주파수의 보간을 도시하는 그래프.

제15도는 DSP 로써 구현된 디모듈레이터의 구성요소를 도시하는 블럭도.

[발명의 상세한 설명]

[발명의 분야]

본 발명은 전반적으로 비동기 모뎀에 관한 것이며, 더욱 상세히는 비동기 가변속도 모뎀의 모듈레이터 및 디모듈레이터에 관한 것이다.

[발명의 배경]

모뎀은 중앙 페이징 터미널과 다수의 페이징 송신기 사이에서 전화선 또는 무선송신에 의해 데이터를 송신하는데 사용되고, 복수의 페이징 송신기는 페이징 서비스에 개별적인 가입자가 소지한 페이저 장치에 무선신호로써 데이터를 재송신한다. 예정된 수신자의 페이징 장치에 의해 수신된 데이터는 페이저 장치의 일부분인 표시화면상에서 상기 가입자에 의해 판독되어질 수 있다. 데이터 신호가, 소정의 지리적 송신구역범위내에서 임의의 장소에 있는 개별적인 가입자의 폐이저장치에의 도달을 보장하기 위해, 시스템내에 있는 다수의 페이징 송신기는 수신지역을 중첩하며, 동일 데이터 신호가 각각의 페이징 송신기로부터 동시에 방송된다. 이러한 유형의 동시지역 송신구역을 갖는 페이징 시스템은 시뮬캐스트 페이징 시스템(simulcast paging system)으로 불린다.

맨 처음 개발되었을때, 시뮬캐스트 페이징 시스템은 전형적으로 데이터를 상대적으로 느린 속도, 예를 들면 512 혹은 600 보오(baud)로 가입자에게 송신하였다. 뒤이어서, 상당한 수의 페이저(pager)가 서비스되어짐에 따라 데이터 처리 능력을 더욱 높이기 위해 페이징 시스템에 대한 증가된 수요는 중앙 페이징 터미널과 페이징 송신기 사이의 데이터를 1,200 보오로 송신하는데 사용되는 모뎀의 데이터 속도에 있어서의 증가를 촉진시켜 왔다. 벨(Bell) 202 혹은 V.23 표준에 따르는 집적회로 모뎀 칩 세트는 이러한 레벨의 구현능력을 쉽게 달성할 수 있다. 그러나, 시뮬캐스트 페이징 시스템은 제한된 수의 무선채널을 통하여 더 많은 수요자에게 접근되어야 하기 때문에, 페이징 모뎀은 더욱 높은 보오율, 예를들면 약 2,400 보오 이상에서 동작가능해야 하는 요구가 있다. 그러므로 각각의 데이터 메시지가 더 많은 수요자에게 가능한 신속하게 서비스되어지는 것이 매우 중요하다. 불행히도, 고보오율로 동작가능한 비동기 페이징모뎀은 현재로선 이용할 수 없다. 종래의 모뎀은 적어도 이러한 유형의 응용에서 여러 기술적인 이유로 인해 속도면에서 제한되었으며, 가장 중요한 기술적인 이유는 종래 모뎀의 본래부터의 등시왜곡(isochronous dis-tortion) 레벨 및 약 1,500 보오의 제한된 최대 데이터속도이다. 약 1,200 보오를 초과하는 데이터 속도를 달성하기 위해, 시뮬캐스트 페이징 시스템에 사용적합한 비동기 모뎀은 상대적으로 낮은 등시왜곡레벨에서 동작가능해야 한다. 등시왜곡레벨은 디지털 데이터 흐름(stream)에서 최초 및 최후 변이 사이의 차이를 나타내는 척도이며, 이 변이는 이상적인 샘플시간과 비교된다. 따라서 이러한 유형의 왜곡은, 상기 동일 데이터 신호가 중첩수신지역을 갖는 시뮬캐스트 페이징 송신기에 의해 송신되어지기 때문에 데이터 논리레벨(각각의 비트에 대한 논리레벨 1 과 0 사이) 변화사이의 시간편차에 의해 영향을 받는다. 이 매개변수는 또한 시스템 지터(system jitter)로써 참조된다. 시스템 지터는, 둘 혹은 그 이상의 인접 시뮬캐스트 페이징 송신기의 중첩수신지역에서의 각 개별적인 페이저장치에 의해 수신된 신호에 영향을 미치기 때문에 시뮬캐스트 페이징 시스템의 중요한 동작 매개변수이다. 페이저장치가 데이터신호를 정확하게 수신하는 것을 보장하기 위해, 페이징 송신기의 중첩송신은 일비트 타임의 약 1/4 내에서 정렬되어져야만 한다. 예를 들면, 만일 데이터가 2,400 보오로 송신된다면, 여러 페이징 송신기에 의해 송신된 데이터 에지는 약 104μs 내에서 서로에 대해 정렬되어져야만 한다. 다른 페이징 송신기보다 한 페이징 송신기로 부터 약 10마일 더 떨어져서 위치한 전형적인 최대 중첩구역은 시스템 지터에 의해 야기된 비정렬에 대하여 약 50μs의 피크-피크(혹은 ±25μs 피크)를 남겨둔 채, 약 54μs 의 비정렬에 공헌한다(광속으로 약 5.4μs인 약 1 마일의 거리를 전달하는 무선신호를 기초로 함). 유사하게, 1200, 600 및 512 보오로, 이러한 전달조건에 대한 최대 허용가능 피크시스템 지터는 각각 약 ±75, ±180 및 ±210μs 이다. 시뮬캐스트 페이징 시스템의 페이징 터미널과 페이징 송신기 사이에서의 송신시간에 의해 야기된 절대 지연은, 중첩구역에서 페이징 장치에 의해 수신된 비트가 변화하는 시간에서의 차이에 대한 또 다른 잠재적인 원천이지만, 이러한 지연원천은 당업자에게 일반적인 기술로써 잘 알려진 바와 같이, 중앙 페이징 터미널로부터 데이터를 맨 처음 수신하는 페이징 송신기로부터의 무선 송신을 적절히 지연시킴으로써 시스템에 의해 쉽게 보상된다.

시뮬캐스트 페이징 시스템에 사용되는 이 유형의 종래의 비동기 모뎀은 노이즈 없이 백-투-백(back-to-back) 모뎀연결에서의 최적 실험실 실험조건하에서 약 ±50 내지 ±60μs의 전형적인 피크 시스템 지터로 비복귀제로(NRZ) 데이터를 처리한다. 텍사스 인스트루먼트형 TCM 3105와 같은 종래의 모뎀 칩 세트는, 페이징 시스템 링크에서 전형적인 15-20 dB SINAD(Signal-to-noise-and-distortion)(신호잡음 왜곡) 하에서 약 1,500 보오 이상에서 동작할 수 없을 것이다. 그러므로 종래의 시뮬캐스트 페이징 시스템 모뎀은 일반적으로 약 1,200 보오로 제한한다. 필요한 것은 중첩구역에서 송신된 데이터의 수신을 붕괴시키는 과도한 시스템 지터의 발생없이 약 데이터 속도 1,200 보오 이상에서 시뮬캐스트 페이징 시스템에 사용될 수 있는 상대적으로 저가인 모뎀이다.

추가로, 시뮬캐스트 페이징 시스템에서의 사용을 위한 적절한 모뎀은 약 3 KHz의 대역폭을 통해 디모듈레이터로의 송신을 위한 신호를 변조할 수 있는 모듈레이터를 포함하여야 하며, 이렇게 하여 기존의 전화 및 라디오 시스템과의 양립가능성을 보장한다. 주파수 편이방식(FSK) 모듈레이터는 종래에 이러한 목적을 위해 사용되었다. 지터는 약 3 KHz의 대역폭을 통해 송신된 신호를 처리하는 디모듈레이터에 있어서 특히 문제가 된다. 종래의 FSK 디모듈레이터는 변조된 신호에 대응하는 2 진 비트를 결정하기 위해 자동-비교 혹은 위상-잠금 루프 기법을 사용한다. 이러한 기법은 약 1,200 보오 이상의 데이터 속도에서 동작하는 모뎀에 사용되기엔 본래적으로 느리다.

약 3 KHz의 대역폭으로 제한된 약 1,200 보오 이상의 데이터 속도로 동작하는 기존의 FSK 모뎀의 문제점중의 하나는, FSK 신호에서 사용되는 양 및 음 주파수 사이에서 발생하는 앨리아싱이다. FSK로 변조된 신호에 대한 대역은 약 1,700 Hz에 집중되며, FSK 신호는 1 및 0으로 된 이진 데이터를 송신하기 위해 1,200 및 2,200 Hz 사이에서 변조된다. FSK 변조주파수가, 송신되는 FSK 변조신호의 소정 주파수 대역에서 직접적으로 발생될 때, 주파수 스펙트럼에서 양주파수의 스커트 및 그들의 대응 음 주파수는 중첩하며, 이것은 앨리아싱 문제를 야기한다. 따라서, 변조된 FSK 신호로부터 FSK 주파수의 앨리아싱을 제거하는 시뮬캐스트 페이징 시스템 모뎀에서의 사용을 위한 모듈레이터가 필요하다.

[발명의 요약]

본 발명에 따르면, 데이터를 변조하는 모뎀을 위한 모듈레이터는, 일정한 데이터 속도로 데이터 채널을 통하여 데이터를 송신하는 출력신호를 만든다. 상기 모듈레이터는, 모듈레이터의 출력신호를 송신하는 데이터 채널의 중심 주파수보다 실질적으로 상이한 제 1 중심 주파수에 대해 데이터에 의해 변조된 FSK 톤을 발생하는 톤 발생기 수단으로 구성된다. 상기 변조된 FSK 톤을 수신하기 위해 상기 톤 발생기 수단에 연결된 여파기는, 상기 데이터 채널의 대역폭과 실질적으로 동일하거나 혹은 작은 대역폭을 갖는 여파된 신호를 만든다. 상기 모듈레이터는 또한 여파된 신호를 주파수 변이하는 수단을 포함함으로써, 여파된 신호로 이루어지는 변조된 FSK 톤의 주파수 스펙트럼이 데이터 채널내에 포함되며, 이렇게하여 모듈레이터의 출력신호의 주파수 스펙트럼의 양 및 음 영상 사이의 간섭을 실질적으로 제거한다.

하나의 바람직한 모듈레이터 형태에 있어서, 상기 제 1 중심 주파수는 실질적으로 데이터 채널의 중심 주파수보다 크다. 따라서, 상기 주파수 편이 수단은 여파된 신호를 하강방향으로 출력신호의 주파수 스펙트럼속으로 주파수 편이시키도록 동작한다. 또 다른 형태의 바람직한 모듈레이터에서, 제 1 중심 주파수는 실질적으로 0 Hz와 같으며, 따라서 FSK 톤은 실수부와 허수부를 갖는 신호로 구성된다. 따라서, 상기 주파수 편이수단은 여파된 신호를 출력신호의 주파수 스펙트럼속으로 주파수 편이시키도록 동작하며, 여파기는 0 Hz를 포함하는 대역통과 주파수범위를 갖는다.

본 발명의 다른 양상에서, 모듈레이터는 변조되어야 할 데이터를 수신하기 위해 연결된 에지검파수단을 포함한다. 에지검파수단은 데이터가 변화되는 상태에서의 에지를 검파하며 이것에 응답하여 에지검파신호를 만든다. 데이터의 상태변화는 데이터가 논리레벨 사이에서 변화할때 발생한다. 에지검파신호 및 변조되어져야 할 신호를 수신하기 위해 접속된 보간수단은 소정 샘플비율로 데이터를 샘플로 하여 일 논리레벨에 대응하는 상위 주파수 및 또 다른 논리레벨에 대응하는 하위 주파수가 있는 데이터의 논리레벨에 응답하여 거의 제 1 주파수에 집중된 상위 및 하위 주파수를 갖는 FSK 신호를 변조한다. FSK 신호를 변조하는데 사용되는 논리레벨은, 보간수단에 의해 에지 검파신호 함수로써 결정되며, 이에 따라 데이터에 의해 FSK 신호가 변조될 때 해상도가 증가되며, 상기 FSK 신호에서 지터를 최소화시킨다.

여파기는, FSK 신호를 수신하기 위해 상기 보간수단에 접속되며 소정 대역폭의 외측에 있는 주파수를 실질적으로 감쇠시키며, 여파된 FSK 신호를 만든다. 상기 편이수단은 따라서 상기 FSK 신호의 중심 주파수를 편이시키도록 동작하며 이렇게 하여 FSK 신호는 데이터 채널의 대역폭내에 있다. 상기 보간수단은 바람직하게는 타이머로 이루어지며 상기 에지검파신호는 타이머를 정지시킴으로써 앞선 샘플 인터럽트가 발생했을 때와 에지가 발생했을 때의 사이에서의 시간 간격을 결정할 수 있으며, 각각의 샘플 인터럽트는 상기 샘플속도에 의해 정의된 샘플간격에 의한 시간간격동안 발생한다. 더욱이, 상기 보간수단은 데이터의 논리레벨의 변화를 나타내는 에지검파수단에서 샘플간격동안 시간을 보간하는 처리기로 구성되며, 그러한 변화가 상기 FSK 신호 변조시에 해상도를 개선한다.

상기 모듈레이터는 또한 상기 데이터를 수신하기 위해 연결된 입력 및 상기 보간수단에 접속된 출력을 갖는 입력 랫치를 포함한다. 상기 입력 랫치는 상기 샘플 속도에서 상기 보간수단에 의해 입력데이터가 샘플되는 동안 일시적으로 입력 데이터를 저장한다. 상기 데이터는 또한 바람직하게 상기 보간수단에 비동기적으로 접속되며, 상기 데이터 속도는 최대값이 1,500 보오를 초과하는 가변속도이다.

상기 FSK 신호를 수신하기 위해 접속되는 입력을 갖는 디지털-아날로그 변환기(DAC)는 대응 FSK 신호를 만든다. 상기 아날로그 FSK 신호를 수신하기 위해 접속된 입력을 갖는 포스트 여파기는 모듈레이터로부터의 출력인 여파된 아날로그 FSK 신호를 만든다.

본 발명의 또 다른 양상은 데이터 속도로 데이터 채널을 통하여 데이터를 송신하는 입력신호를 복조하는데 사용되는 모뎀의 디모듈레이터이다. 상기 디모듈레이터는 입력신호를 동상(in-phase)성분 및 직교(quadrature)성분을 갖는 복소신호로 변환하는 변환기 수단으로 구성된다. 여파기는 복소신호를 수신하기 위해 상기 변환기 수단에 접속되며, 바람직하지 않은 측 대역 및 노이즈가 제거된 여파된 복소신호를 만든다.

상기 여파된 복소신호를 수신하기 위해 상기 여파기에 접속된 위상결정수단은 상기 여파된 복소신호의 순간위상을 결정하며 순간위상을 가리키는 위상신호를 만든다.

상기 디모듈레이터는, 또한 상기 위상신호를 수신하고 위상신호의 순간주파수를 결정하는 위상결정수단에 접속된 주파수 결정수단을 포함하며, 복조된 신호를 만든다.

상기 복조된 신호를 수신하기 위해 상기 주파수 결정수단에 접속된 영교차 상관기(zero crossing correlator) 수단은, 상기 복조된 신호에 있는 임의의 영교차 지터가 실질적으로 제거된 출력신호를 만들기 위해서 상기 복조된 신호의 영교차를 상관시키도록 동작한다. 상기 영교차 상관기 수단은 다수의 소정 데이터 속도로 동작하며 상기 복조된 신호가 상관된 곳에서의 데이터 속도를 선택하는 수단을 포함한다. 상기 영교차 상관기 수단의 데이터 속도를 선택하는데 있어서, 데이터 속도는 실제로 사용된 입력신호의 데이터 속도와 같다.

바람직한 형태의 상기 디모듈레이터에서, 상기 출력신호는 복조된 비복귀제로(NRZ) 데이터로 구성된다.

상기 변환기 수단은 바람직하게 상기 입력신호를 디지털화하기 위해 연속적인 샘플간격동안 입력신호를 샘플링하기 위한 디지타이저 수단으로 구성된다. 상기 복소신호는 따라서 각각의 연속적인 샘플간격에서 복소신호의 실수부 및 허수부에 대응하는 동상 성분 및 직교 성분에 관한 디지털신호이다. 부가하여, 상기 디모듈레이터는, 상기 디지타이저 수단이 입력신호를 샘플링하는 속도와 비교하여 증가된 속도에서 신호를 샘플링하기 위해, 상기 복조된 신호를 수신하는 주파수 결정수단에 접속된 보간기(interpolator) 수단으로 구성될 수 있다. 상기 증가된 속도는, 영교차 및 상기 모듈레이터의 출력신호의 논리레벨이 증가된 해상도를 갖도록 결정되며. 이렇게 하여 상기 출력신호에서 영교차 지터를 감소시킨다. 추가로. 상기 복조신호는 연속적인 샘플간격 사이에서의 상기 여파된 복소신호의 순간위상의 변화에 의해 결정된 값을 갖는 시변신호로 구성된다. 이러한 시변신호는, 만일 현재의 샘플간격동안의 순간위상이 앞선 샘플간격동안의 순간위상과 다르다(더 크거나 또는 작은)면 1 과 0 사이(또는 그 반대)에서 변하는 NRZ값을 나타낸다.

[바람직한 실시예의 상세한 설명]

[시뮬캐스트 페이징 시스템]

본 발명에 사용되는 시뮬캐스트 페이징 시스템이 제1도에 부재번호(20)로 도시되어 있다. 시뮬캐스트 페이징 시스템(20)은, 시뮬캐스트 페이징 시스템에 가입한 수요자가 소지하는 특정 페이저 장치로 송신된 데이터 메시지의 소스인 페이징 터미널(22)을 포함한다. 이러한 데이터 메시지는 당업계에서 일반적인 기술로써 명백한 바와같이, 페이징 터미널(22)에 연결된 다른 장비(도시되지 않음)에 의해 발생된다. 모뎀(25)은 페이징 터미널(22)과 연합되고 데이터 선(24)에 의해 연결된다(여기서 모뎀이란 용어는 두 단어 “모듈레이터” 및 “디모듈레이터”의 측약 용어이다). 시뮬캐스트 페이징 시스템(20)에 있어서, 페이징 터미널(20)은 메시지를 수신하기 보다는 거의 대부분 다수의 페이징 송신기(34)로 변조된 데이터 메시지를 송신하며, 모뎀(25)의 모듈레이터는 상기 디모듈레이터보다 수신하는데 더 많이 사용된다. 따라서, 모뎀(25)은 앞으로 단순히 모듈레이터(26)로써 참조되며, 모뎀의 모듈레이터 및 디모듈레이터로서의 기능이 페이징 터미널(22)에 이용 가능함이 이해될 것이다.

페이징 터미널(22)로부터 모듈레이터(26)로의 데이터 메시지 입력은 전형적으로 NRZ 데이터 형태다; 그러나, 압축된 음성통신 형태에서의 아날로그 데이터를 포함하는 다른 데이터 포맷도 또한 모듈레이터(26)에 의해 변조될 수 있다. 아래에 설명된 바와 같이, 모듈레이터(26)는 페이징 터미널(22)로부터 공급된 데이터를 각각의 다수의 페이징 송신기(34)로 송신하는 변조된 신호를 만든다. 제1도에서 오직 2 개의 페이징 송신기(34a 및 34b) 만이 설명을 위해 도시되어 있지만, 시뮬캐스트 페이징 시스템(20)은 전형적인 더 많은 페이징 송신기를 포함하며, 이러한 페이징 송신기중의 몇몇은 페이징 송신기(34b)와 같이 무선주파수(RF) 링크(33)에 의해 페이징 터미널(22)에 연결되며, 어떤 것은 페이징 송신기(34a)와 같이 전화선(28)에 의해 연결될 수 있다.

모듈레이터(26)에 만들어진 변조된 신호는 대응 모뎀(29a 및 29b)으로 전화선(28)을 통해 송신되며 안테나(31)로부터 송신기(27)에 의해 각각 송신된다. 페이징 송신기(34b)의 경우에, 안테나(35)는 변조된 신호를 수신하며 이 신호를 수신기(37)로 공급한다. 송신기 제어기(43)는 모뎀(29) 및 지연등화회로를 포함하는 각각의 페이징 송신기측에 위치된다. 전화선(28)에 의해 송신된 변조신호는 송신기 제어기(43a)에 있는 지연등화회로(41a)로 입력되며 송신지연에 대한 적절한 보상이 행해진 후, 선(45a)을 통해 모뎀(29a)으로 입력된다. 유사하게, 수신기(37)로부터의 수신된 변조신호 출력은 송신기 제어기(43b)내의 지연등화회로(41b)에 선(39)에 의해 접속된다. 적절한 시간지연이 인가된 후에, 상기 변조된 신호는 모뎀(29b)으로 선(45b)을 통하여 입력된다. 모듈레이터(26)로부터 각각의 페이징 송신기로 변조된 신호를 전달하는 것에 대해 필요한 시간지연에 있어서의 차이는, 신호통로로 적절한 보상시간지연을 부가하는 지연등화회로(41)에 의해 그들의 대응 송신기 제어기(43a 및 43b)에서 보상된다.

상기 페이징 송신기는 주로 페이징 터미널(22)로부터 송신된 데이터 메시지를 복조하기 위해 모뎀의 디모듈레이터부(30)를 사용하기 때문에, 모뎀의 모듈레이터부는 이따금색 사용된다. 따라서, 모뎀(29a 및 29b)는 앞으로 단순히 디모듈레이터(30a 및 30b)로써 참조될 것이다. 그럼에도 불구하고, 페이징 송신기에 설치된 모뎀의 모듈레이터 능력은 필요시 페이징 송신기(34a 및 34b)에서 이용가능하며, 역으로 페이징 터미널(22)로 시스템-관련 데이터 메시지를 송신하기 위해 예를 들면, 각각의 페이징 송신기가 페이징 터미널에 의해 순서적으로 폴(poled)될때에 응답하는 경우에 페이징 송신기에 의해 주기적으로 사용된다.

디모듈레이터(30)는 페이징 터미널(22)로부터 전화선(28) 및 RF 무선링크(33)를 경유하여 송신된 변조된 신호를 처리하며, 디모듈레이터의 대응 페이징 송신기(34)로 입력되는 데이터 메시지를 만들기 위해 상기와 같이 송신된 신호를 복조한다. 각각 무선신호(38a 및 38b)로써 안테나(36a 및 36b)를 통하여 데이터 메시지를 송신하는 페이징 송신기(34a 및 34b)는 각각 동일 주파수에서 RF 반송파를 변조한다. 예를 들면, 무선송신은 수신자가 되기를 의도하는 페이징 서비스 가입자가 소지한 페이저 장치(40)에 의해 수신된다.

수신구역(44)은 각각의 페이징 송신기(34)와 관련되며 무선신호(38)의 사용가능 신호강도(signal strength)의 한계에 의해 정의된다. 만일 페이저 장치(40)가 페이징 송신기(34a)의 수신구역(44a) 내에 배치되지만, 페이징 송신기(34b)의 수신구역(혹은 또다른 페이징 송신기의 수신구역) 내에는 배치되지 않는다면, 페이저 장치(40)는 오직 페이징 송신기(34a)의 무선신호(38a)에 응답한다. 반면에, 만일 페이저 장치(40)가 페이징 송신기(34a 및 34b)의 수신구역(44a 및 44b)의 중칩영역내에 배치된다면, 페이저장치(40)는 두 페이징 송신기 모두로부터의 무선신호(38a 및 38b)에 응답하고 수신할 수 있다.

본 발명의 배경에서 설명한 바와같이, 페이저 장치(40)에 의한 데이터 메시지의 적절한 수신은 페이징 장치에 도달하는 데이터 메시지의 비트의 약 1/4 범위내에서 중첩 무선신호(38a 및 38b)가 정렬(시간면에서) 되어지는 것이 필요하다. 무선신호(38a 및 38b) 각각의 페이징 송신기로부터 페이저 장치(40)로 전달하기 위한 무선신호(38a 및 38b)에 대한 시간에서의 차이는 1/4 비트 윈도우의 중요부분을 설명할 수 있기 때문에, 등시 왜곡 혹은 “시스템 지터”는 적어도 1/4 비트타임의 나머지보다 더 적은 상대적으로 저레벨에서 유지 되어져야 한다. 시스템 지터는 제어되어져야 하며 최대 1/4 비트 오정렬시간(2,400보오에서 104μs)의 초과를 회피하기 위해 모듈레이터(26) 및 디모듈레이터(30) 모두에서 제한되어져야 한다. 따라서, 모듈레이터(26) 및 디모듈레이터(30)는 시뮬캐스트 페이징 시스템에 사용되는 종래기술보다 실질적으로 하위 시스템 지터 레벨을 달성하기 위해 고안되어 졌으며, 2,400 보오에서 노이즈 없는 연구실험 조건하에서는 시스템에 대하여 ±10μs의 최대 피크 지터를 그리고 15 dB SINAD노이즈 레벨에서는 최대 ±16μs 피크 지터를 생기게하며, 실질적으로 발명의 배경에서 논의된 예에서 허용되는 2400 보오에서는 최대 ±25μs 피크 지터보다 작다.

상당히 낮은 시스템 지터 레벨을 달성하는 것에 부가하여, 모듈레이터(26)는, 종래의 모뎀이 무선 링크 혹은 전화선(28)을 통하여 변조된 신호의 송신에 대해 전형적으로 이용 가능한 3 KHz 대역폭내에서 데이터 메시지를 반드시 변조해야할 때, 특히 1,200 보오를 초과하는 데이터 속도에서 동작할 때 발생하는 문제를 피해야 한다. 이 문제점은 변조된 신호의 양 및 음 주파수 사이의 간섭 혹은 앨리아싱에 관한 것이다. 제5도는 중심이 약 1,700 Hz인 3 KHz 대역폭으로 동작하는 종래의 모뎀에 대한 전력 스펙트럼 밀도(94)(및 이것의 대응음 주파수 전력 스펙트럼 밀도())를 그래프로 설명한다. 종래의 모뎀은 전형적으로 전력 스펙트럼 밀도(94)의 대역폭내에서 직접적으로 FSK 톤을 발생하며 따라서 이 FSK 톤의 양 및 음 주파수 사이의 간섭과 그들의 앨리아스에 종속되는 FSK로 변조된 신호를 만든다. 전력 스펙트럼 밀도()는 고 주파수 사이드 로우브(lobe)(94′₁) 및 저 주파수 사이드 로우브(94″₁및 94″₂)를 갖는다. 유사하게, 음 전력 스펙트럼 밀도()가 로우브(″₁,′₁,′₂)를 포함하는 것은 명백하다. 바람직하지 못한 간섭은 사이드 로우브(′₁) 및 주 로우브(94) 사이에서 발생한다. 마찬가지로, 바람직하지 못한 간섭은 음의 주 로우브() 및 사이드 로우브(94″₁) 사이에서 발생한다. 간섭정도는 보오율, 변조에 사용되는 2개 FSK 톤 사이에서의 주파수 분리, 및 송신된 신호의 중심 주파수에 의존한다. 이러한 간섭은 더욱 고 보오율, FSK 톤 사이의 더욱 고 주파수 분리 및 중심 주파수가 더욱 저인 경우에 악화된다. 비교하면, 양 및 음 주파수 사이의 임의의 간섭을 효과적으로 제거하는 수정된 연속위상 FSK 기법을 사용하는 FSK 톤을 발생한다.

[모듈레이터의 설명]

톤의 양 및 음 영상 사이의 간섭이 없는 FSK 톤을 발생하기 위한 모듈레이터(26)에 의해 사용된 제 1 바람직한 방법이 제2(a)도에 도시되어 있다. 페이징 터미널로부터의 NRZ 데이터는 블럭(50)으로 도시된 바와같이 중심 주파수가 약 4,800 Hz인 전압제어 오실레이터(VCO)로의 입력이다. 상기 VCO는, 데이터 메시지에서 논리레벨 0이 나타날때는 약 5,520 Hz의 주파수론 가지며 논리레벨 1에 대하여는 약 4,080 Hz의 주파수를 갖는 FSK로 변조된 신호를 발생시킴으로써 페이징 터미널로부터의 NRZ 데이터에 응답한다. 상기 FSK로 변조된 신호를 블럭(54)으로 도시된 바와같이, 중심 주파수가 약 4,800 Hz이고 대칭인 3 KHz 대역폭을 갖는 여파기에 의해 대역 통과 여파된다. 이러한 대역 통과 여파동작은 블럭(58)으로의 입력이 되는 여파된 신호(58)를 만들며, 여기서 여파된 신호는 여파된 신호의 편이에 의해 하향 변환되며 따라서 여파된 신호의 3 KHz 대역폭은 4,800 Hz 대신에 중심 주파수가 약 1,700 Hz가 된다. 여파되고 하향 변환된(주파수 편이된) 변조된 신호(60)는 따라서 무선 및 전화 연결에 의해 페이징 송신기로의 송신을 위해 이용할 수 있다.

제6(a)도 내지 제6(d)도는 모듈레이터(26)로부터 신호출력의 정규대역폭의 사이드에 있는 FSK로 변조된 신호발생의 이점을 설명한다. 제6(a)도에 도시된 바와같이 맨처음 발생된 FSK로 변조된 신호에 대한 전력 스펙트럼 밀도(96)는 약 3 KHz의 대역폭을 가진 중심주파수가 4,800 Hz이다. 전력 스펙트럼 밀도(96) 고 사이드 로우브(96′₁및 96′₂) 와 부 주파수 스펙트럼으로 연장하는 이와 대응하는 저 사이드 로우브(96″₁및 96″₂) 를 가진다. 대응 부 주파수 전력 스펙트럼 밀도()는 유사하게 부사이드 로우브(″₁및″₂)를 가지는 사이드 로우드(96′₁및 96′₂)를 포함한다.

제2(a)도의 블럭(54)에서 대역통과 여파동작이 수행된 후에, 전부 제거되지 않는다면, 제6(b)도에 도시된 바와같이 사이드 로우브의 전력 스펙트럼 밀도는 오직 중심주파수가 4,800Hz인 전력 스펙트럼 밀도(96)와 중심주파수가 -4,800 Hz인 대응 부 영상 전력 스펙트럼밀도()만을 남기고 실질적으로 감쇠된다.

제6(c)도에서, 양 및 음 주파수 전력 스펙트럼 밀도는 하향 변환되며, 양 전력 스펙트럼 밀도(98)는 중심 주파수가 1,700 Hz가 되며 대응 부 주파수 영상 전력 스펙트럼 밀도(98)는 중심 주파수가 -1,700 Hz가 되도록 한다. 상기 FSK로 변조된 신호는 이 FSK로 변조된 신호에 3,100 Hz의 코사인 값을 곱함으로써 저 중심 주파수로 편이되거나 혹은 하향 변환된다. 이러한 하향 변환 방법은 또한 전력 스펙트럼 밀도(100 및)를 만든다. 전력 스펙트림 밀도(100 및)가 송신된 변조신호에 대한 사용가능 대역폭의 외측에 놓일 수 있을지라도, 이 전력 스펙트럼 밀도(100 및)는 제6(d)도에 도시된 전력 스펙트럼이 되도록 남겨 놓은채, 약 4,800 Hz를 초과하는 주파수를 실질적으로 감쇠시키는 저역통과 여파기를 사용함으로써 제거된다.

제2(b)도에서, 모듈레이터(26′)에 사용되기 위한 양 및 음 주파수 사이의 간섭 및 이들의 앨리아스를 제거하기 위한 대안방법이 도시되어 있다. 이 실시예에서, 블럭(50′)에 있는 VCO 는 DC 혹은 0 Hz인 중심 주파수를 갖는 FSK로 변조된 신호를 발생한다. 이렇게 만들어진 변조된 신호의 대역폭은 따라서 -1,500 Hz 와 +1,500 Hz의 범위를 갖는 3 KHz 이다. FSK로 변조된 신호(52′)는 저역통과 여파되며. 이렇게하여 1,500 Hz를 초과하는 모든 주파수를 감쇠시키며 여파된 신호(56′)가 되게 한다. 블럭(58′)에서, 상기 여파된 신호는 약 1,700 Hz의 중심 주파수로 편이시킴으로써 통과대역신호로 변환된다. 블럭(58)에서 발생하는 주파수의 편이를 따르면, 모듈레이터(26′)로부터의 출력인 FSK로 변조된 신호는 제6(d)도에 도시된 바와같이 모듈레이터(26)로부터의 출력신호와 동일한 전력 스펙트럼 밀도(96)를 갖는다. 제2(a)도 혹은 제2(b)도에 도시된 어느 방법이 사용되는 지에 관계없이, 양 및 음 주파수 영상 사이의 모든 간섭은 모듈레이터(26 혹은 26′)에 의해 만들어진 FSK로 변조된 출력신호에서 제거되며, 따라서 결과는 동일하다.

모듈레이터(26)의 블럭도는 제3도에 도시되어 있다. 제3도에 설명된 모듈레이터 기능은 개별소자를 사용하는 전기회로로 구현가능함이 명백해질 것이다. 그러나, 바람직한 실시예에서, 모듈레이터(26)의 대부분의 기능은 소프트웨어로 수행된다. 페이징 터미널(22)로부터의 NRZ 데이터는 디지털 신호처리기(DSP)(66)에 의한 디지털 샘플을 위해 데이터를 임시 저장하는 입력 랫치(62)로 인가된다. DSP(66) 상의 입력 포트는 신호선(64)에 의해 입력 랫치(62)에 연결된다. 상기 NRZ 데이터는 또한 에지검파회로(68)에 인가된다. 에지검파회로(68)는 NRZ 데이터가 하나의 논리레벨로부터 다른 논리레벨로 변이할 때의 시간 포인트를 지시하는 에지검파신호를 만든다. 상기 에지검파신호는 선(70)을 통하여 DSP(66) 상의 인터럽트 포트에 연결된다; 상기 에지검파신호의 목적은 다음에 설명되는 바와같이 DSP(66)에 수행되는 기능의 상세 설명으로부터 명백해질 것이다.

DSP(66)는 일반적으로 제2(a)도에 대해 설명되거나 흑은 대안으로 제2(b)도에 대하여 설명되는 바와같이 디지털 FSK 변조신호(72)를 만드는 VCO로써 기능을 하도록 프로그램 되어진다. 디지털 FSK 변조신호(72)는 송신대역의 외측인 FSK 톤의 발생, 원치않는 앨리아싱을 제거하기 위한 FSK 신호의 여파 및 중심 주파수가 1,700 Hz가 되도록 신호를 주파수 편이시킴으로써 만들어진다. 상기 변조신호가 디지털신호이므로, 디지털 FSK 변조신호를 대응 아날로그 FSK 변조신호(76)로 변환하는 디지털-아날로그 변환기(DAC)(74)로 인가된다. 상기 아날로그 FSK 변조신호는 신호의 3 KHz 대역폭 이상의 주파수를 실질적으로 감쇠시키기 위해 신호를 저역통과 여파하는 종래의 아날로그 포스트-여파기(78)에 인가된다.

이제 제4도를 보면, 바람직한 실시예에서 DSP(66)에 의해 구현된 모듈레이터(26)의 또다른 새로운 양상이 도시되어 있다. 상기 설명된 바와같이, 종래 모뎀에 의해 나타난 본래의 시스템 지터는 약 1,200 보오 이상의 데이터 속도에서 시뮬캐스트 페이징 시스템(20)상에서의 사용을 실질적으로 배제한다. 상기 설명된 바와같이, 종래 모뎀에 의해 나타난 본래의 시스템 지터는 약 1,200 보오 이상의 데이터 속도에서 시뮬캐스트 페이징 시스템(20)상에서의 사용을 실질적으로 배제한다. 모뎀(26)은 자신의 저 지터 레벨로 인해 부분적으로 2,400 보오율을 초과하는 데이터 송신을 할 수 있다.

시스템 지터를 감소시키기 위해, 바람직하게 모듈레이터(26)는, 모듈레이터(26)로부터 FSK 변조된 신호출력에 반영된 바와같이, 모듈레이터로의 NRZ 데이터 입력상에서 논리레벨에서의 변화가 발생하는 해상도를 향상시키는 보간 VCO 기능을 포함한다. 이렁게 향상된 해상도를 제공하기 위해, 보간 타이머(80)는 소정값에서부터 선(70)을 통한 에지검파신호 입력이 초읽기(count-down)를 인터럽트할 때까지 초읽기를 한다. 상기 보간 타이머(80)의 초읽기가 인터럽트 되었을 때, 보간 타이머(80)는 현재의 카운트 값(82)을 보간 VCO(84)로 전달한다. 보간 VCO(84)는, 바람직한 실시예에서 19.2 KHz의 샘플속도로 보간 VCO(84)로 입력되는 NRZ 데이터를 샘플하며; 보간 타이머(80)로부터의 카운트 값(82)의 입력이 없는 보간 VCO(84)는, 하나의 주 샘플간격(즉, 52μs, 샘플속도의 주기)의 듀레이션보다 더 정밀하게 논리레벨이 변화할 때 해상하는 것이 불가능하다. 그러나, 보간 타이머(80)로부터의 카운트값(82)을 사용함으로써, 보간 VCO(84)는 보간 타이머가 12 MHz의 효율적인 클럭 주파수에서 초읽기를 하기 때문에 논리레벨에서의 변화가 약 0.08μs 내에서 발생될때의 타임을 해상할 수 있다.

제7도에서, 상기 보간 프로세스가 상기 입력신호상의 논리레벨의 변화가 FSK 변조출력 신호에서 해상될 때 타이밍(위상) 정확도를 어떻게 개선시키는가를 도시하도록 보간 프로세스의 상세사항이 설명되어 있다. 19.2 KHz의 바람직한 샘플비율에서, 상기 입력신호는 매 52μs마다 샘플화되고 디지털화되며, 따라서 상기 FSK 변조출력신호의 위상(라디안) 변화는 정규적으로 매 52μs 간격마다 즉, 상기 입력신호의 논리레벨 상태를 결정하기 위해 입력신호가 샘플화되는 매 타임에서만 검파된다. 제7도는 입력신호의 논리레벨에서 각각의 변화가 발생하는 중심 주파수 이상인 +720 Hz로부터 중심 주파수 이하인 -720 Hz(혹은 그 반대)의 주파수 편이가, 표현된 논리레벨에 종속되는 양 혹은 음의 기울기를 지닌 일정 선형비율로 변화하는 양 혹은 음 위상 각으로써 표현되어 있다. 논리레벨에서의 변화는 위상각의 기울기를 역전시킨다. 그러나, 논리레벨에서의 변화는 대개 입력신호가 샘플화되는 디지털 FSK 모듈레이터의 각각의 타임에서만 결정되어진다.

제7도에서의 선(102)은 각각 52μs 및 104μs로 취하는 주 샘플 1 및 2 동안 모듈레이터(26)에서 발생하는 위상의 선형변화를 나타낸다. 모듈레이터(26)에서 사용된 보간 없이는, 130μs 에서 발생하는 입력신호의 논리레벨에서의 변화는 다음 주 샘플 3 때까지 검파되지 않으며, 이렇게 하여 156μs 에서 샘플 3이 발생할 때까지 점선 세그먼트(102′)에 의해 나타내진 바와같은 위상이 양의 기울기로 변화를 계속하도록 한다. 그러나, 130μs에서 발생하는 비트변이에서의 시간을 보간함으로써, 모듈레이터(26)는 선(104)에 의해 나타내진 바와같이 적절한 타임에서 FSK 변조출력신호에 대한 위상의 기울기를 변화시킨다. 결과적으로, 보간없이 발생하는 바와같이 에러를 포함하지 않으며, 선(106)에 의해 나타내지는 바와같이 샘플 3에서의 위상은 적절한 위상궤도가 된다. 점선(106′)은 보간없이 될 수 있는 샘플 3 및 샘플 4의 위상을 설명한다.

보간 VCO(84)에 의해 만들어진 보간된 FSK 변조신호(85)는 상기한 바와같이, 모듈레이터(26)로의 NRZ 데이터 입력의 논리레벨에 종속하는, 중심 주파수에 대해 -720 Hz 및 720 Hz로 변이하는 FSK 톤을 지니며, 중심 주파수가 약 4,800 Hz가 된다. 이 신호는 FSK 변조신호에서 양 및 음 주파수 영상 사이의 앨리아싱 간섭을 제거하기 위해 중심주파수가 4,800 Hz가 되고, 약 3 KHz 의 대역폭을 갖는 대역통과 여파기(86)에 인가된다. 결과로 되는 여파된 신호(87)는 제3도에 도시된 바와같이, DAC(74)로의 입력으로써 인가된 디지털 변조 FSK 신호(76)를 만드는 제2(a)도와 관련하여 상기 설명된 바와같이 중심 주파수를 4,800 Hz로부터 약 1,700 Hz로 편이시키는 하향 변환기(88)로 인가된다.

바람직한 실시예에서 보간 VCO(84)의 기능을 수행하기 위해 DSP(66)에 의해 수행된 보간 프로세스의 상세사항은 아래에서 설명된다. 보간 VCO(84)의 기능은 상기 보간된 FSK 변조신호를 만들기 위해 종래의 전기소자를 사용하는 하드웨어 회로에 구현되는 것이 가능하다는 것이 명백하게 될 것이다. 그러나 이러한 모듈레이터 회로의 비용 및 복잡도는 실질적으로 DSP(66) 보다 클 것이다.

제2(a)도 및 제2(b)도와 관련하여 개시된 FSK 변조신호의 양 및 음 영상 사이의 간섭을 방지하기 위해 사용되는 2 방법중의 하나는 보간 VCO(84)에 의해 제공된 보간과 독립적으로 사용가능하다. 유사하게, FSK 변조 출력신호를 만드는데 사용되는 입력신호상에서 발생하는 논리레벨의 변화에서 각각의 주 샘플주기(19.2 KHz 비율에서) 동안 타임의 보간은 양 및 음 주파수 영상 사이의 간섭을 회피하기 위해 사용되는 방법과 독립적인 관점이라는 것을 강조하기 위해 별개의 기능 블럭도(제2(a)도 및 제2(b)도 및 제4도)에 개시되어 있다.

제8(a)도 내지 제8(c)도는 상기 설명된 기능을 수행하는데 있어서 DSP(66)에 의해 구현된 논리단계를 개시한다. 제8(a)도에서, 흐름도(120)는 변수를 초기화, 개시 보간 타이머(80) 및 인터럽트(1및 2)를 인에이블하는 리세트 루틴을 정의한다. 블럭(122)는 DSP를 리세팅함으로써 개시되며, 모듈레이터(26)가 동력이 공급되거나 혹은 리세트될 때마다 자동적으로 발생한다. 블럭(124)은 제8(a)도 내지 제8(c)도에 구현된 남아있는 단계의 다음 설명에서 명백할 수 있는 바와같이, 상기 변조 프로세스를 통하여 사용된 여러 변수들을 초기화시킨다. 블럭(126)에서, DSP(66)는 입력 랫치(62)(제3도를 보라)로부터 NRZ 입력신호(“TxD”로 표시됨)를 판독한다. 상기 입력신호는 DSP(66)에 의해 샘플화되고 디지털화되며, 결정블럭(128)에서 DSP(66)는 입력신호가 논리레벨 1과 같은지를 결정한다. 이 질문에 대한 결과가 음이라고 가정하면, 즉 입력신호가 논리레벨이 0이면, 블럭(132)은 변수 Δθ_M= 13.5°를 세트한다. 대안으로, 만일 입력이 논리레벨 1이면, 블럭(130)은 Δθ_M=-13.5°를 세트한다. 변수 Δθ_M은 아래에 설명되는 바와같이, FSK 변조신호의 주파수를 결정하는데 사용된다.

블럭(130 혹은 132) 다음에, 블럭(134)은 사전설정값 640 에서부터 0 까지 초읽기를 하는 보간 타이머(80)를 초기화하고 개시시킨다. 보간 타이머(80)는 바람직하게 자동으로 리세트함으로써, 에지검파신호(70)에 의해 인터럽트될 때까지 640 에서부터 0 까지 반복적으로 초읽기를 계속한다. 보간 타이머(80)가 초읽기를 하는 속도는 DSP(66)를 위해 12 MHz 수정-제어 시간축(도시되지 않음)에 의해 결정됨으로써 초읽기 타이머의 각각의 초읽기는 매 0.08μs 마다 발생한다. 보간 타이머(80)는 640 에서부터 0 까지 19.2 KHz의 속도로 초읽기를 함으로써, 19.2 KHz 샘플속도의 각각의 주기의 끝에서 초읽기를 끝마친다. 그러나, 에지검파회로(68)가 논리레벨 0로부터 논리레벨 1로 혹은 그 반대로의 변이를 검파하는 경우에, 에지검파회로는 인터럽트가 발생했을 때 초읽기 보간 타이머(80)가 자신의 초읽기 값을 저장하도록 하는 결과로써 만들어진다.

블럭(138)은 보간 타이머가 0 에 도달했는지를 결정하며, 만일 그렇지 않다면 리세트가 발생할때까지 결정블럭(138)으로 루우프 반복을 계속하기 위해 블록(148)으로 진행한다. 블럭(148)로부터 결정블럭(138)으로의 루우프와 병렬동작하는 루우프는 에지검파신호가 발생했는지를 결정하는 결정블럭(144)으로 가는 루우프이다. 이 루우프는 에지검파 인터럽트신호(70)가 에지검파회로(68)로부터의 출력일 때 개시되는 인터럽트 시퀀스(항상 실행되는 논리시퀀스와 반대로써) 임을 나타내기 위해 점선으로 도시되어 있다. 에지검파신호가 발생하는 타임에, 블럭(146)은 인터럽트(1)를 실행한다.

상기 인터럼트(1) 루틴은 제8(b)도에 도시되어 있으며, 블럭(150)에서 시작한다. 블럭(152)에서, 상기 인터럽트 루틴은 에지검파 인터럽트 신호가 발생했을 때의 현재 타이머 값과 같은 값 TC를 세트한다. 따라서, 상기 값 TC는 에지검파 인터럽트 신호가 만들어졌을때 보간 타이머(80)의 현재 카운트 값과 같다. 상기 TC 값이 설정되어지면, 블럭(154)은 인터럽트(1)로 부터 복귀하며, 블럭(148)에 의해 따라 수행한다. 상기 TC 값이 상기 인터럽트(1)의 실행동안 현재 타이머 값에 설정되자마자, 상기 보간 타이머는 초읽기를 계속한다. 보간 타이머의 초읽기가 0 에 도달되었을 때, 결정블럭(138)은 논리를 인터럽트(2)를 실행하는 블럭(140)으로 이동시킨다.

인터럽트(2)의 상세사항은 흐름도(160)(제8(c)도)에 도시되어 있으며, 블럭(162)에서 인터럽트의 실행으로부터 개시한다. 블럭(164)에서, 인터럽트(1)는 디스에이블되며, 이렇게 하여 TC 값의 리세팅으로부터 현재 타이머 값으로 어떠한 데이터 변이도 방지한다. 대신에 블럭(166)은 변수 TCS 에 TC의 현재 값을 보관하며 그후 블럭(168)에 타이머 카운터 값, TC를 -1로 리세트한다. 이 TC 값은 인터럽트(1)가 발생하지 않았음을 지시하는 플래그이다. 블럭(170)은 인터럽트(1)를 인에이블함으로써 다음 데이터 변이가 0 에서 1로 혹은 그 반대로 발생할때 발생되는 다음 에지검파신호에 응답할 수 있다 인터럽트(1)가 블럭(164) 및 블럭(170) 사이에서 디스에이블되는 동안, 상기 보간 타이머는 작동을 계속한다. 이 단락지연동안 발생한 임의의 에지 트리거 인터럽트는 인터럽트(1)가 블럭(170)에서 일단 인에이블되기만 하면 즉시 실행되어지도록 하며, 따라서 이 단락지연은 시스템 전체의 수행능력에 거의 영향을 미치지 않는다.

결정블럭(172)은 TCS의 현재 값이 -1인지 아닌지 즉, 에지검파 인터럽트 신호가 초읽기 보간 타이머(80)가 0 값에 도달한 마지막 타임 이후에 발생하지 않았는지를 결정한다. TCS가 -1이라고 가정할때, 인터럽트(1)는 마지막 인터럽트(2) 이후에 발생하지 않았으며 입력 데이터상에서의 어떠한 비트변이도 없다. 모듈레이터(26)는 따라서 마지막 인터럽트(2) 동안 발생된 FSK 톤과 동일 FSK 톤 발생을 계속한다.

각 θ에 대한 값은 따라서 블럭(184)에서 다음 수식에 의해 정의된다.

상기 방정식(1)에서, Δθ_G는 항상 90°이고 Δθ_M은 +13.5° 혹은 -13.5°이며 입력 데이터의 논리레벨에 종속된다. θ값은 Sinθ의 함수로써 FSK 변조 주파수를 결정하며, 아래에 설명된 바와같이 FSK 변조 톤은(4,800+720) Hz 혹은(4,800-720) Hz이다.

TCS 가 -1이 아니라고 가정할때, 이것은 인터럽트(1)가 마지막 인터럽트(2) 이후에 발생했음을 나타내며, 논리는 블럭(174)으로 진행하며, 여기서 DSP(66)는 입력 랫치(62)로부터 입력 데이터(TxD)를 판독한다. 결정 블럭(176)은 입력 데이터가 1 인지를 판별하며, 만일 1 이 아니라면, 블럭(178)은 Δθ_M= 13.5°를 설정한다. 그러나, 만일 입력 데이터가 논리 레벨이 1 이라면, 블럭은 대신 Δθ_M=-13.5°를 설정한다. 그후, 블럭(182)은 다음 수식으로부터의 θ 결정에 의해 소정 보간을 수행한다.

방정식(2)에 의해 정의된 θ의 새로운 값은 4,800 Hz의 중심 주파수에 대해 +720 Hz 혹은 -720 Hz 인 FSK 톤에서의 편이를 결정한다. 상기 에지검파 인터럽트 신호가 마지막 타임인 인터럽트(2) 이후에 발생되지 않았으면, θ는 상기 에지 트리거된 인터럽트 신호 및 상기 마지막 인터럽트(2) 사이의 시간 간격의 원인이 되는 보간된 각을 포함하기 위해 재정의된다. 이 보간은 방정식(2)에서 마지막항에 의해 표현된다. 이 보간의 결과로써, 모듈레이터(26)의 출력은 보간 타이머가 640 부터 TCS 값까지 초읽기를 하는데 필요한 시간을 위해 이전 변조주파수에 머물며, 보간 타이머가 TCS 에서부터 0 까지 초읽기를 하기 위한 시간을 위해 새로운 주파수로 편이된다. (θ+Δθ_G)항은 4,800 Hz인 중심 주파수를 결정하며, ((TCS^*BΔθ_M)/640)항은 새로운 데이터 비트로부터 의 θ에 기여하며, 여기서 (TCS/640)는 뉴(new) 데이터 비트가 존재할때 발생된 마지막 인터럽트(2) 이후의 타임의 일부이며, (640-TCS)^*(-Δθ_M)/640)항은 오울드(old) 데이터 비트로부터의 θ에 기여한다. (640-TCS)/640)항은 오울드 데이터 비트가 존재할 때 발생한 마지막 인터럽트(2) 이후의 마지막 샘플 주기의 일부이며, (-Δθ_M)항은 오울드 데이터 비트에 대한 대응 Δθ_M이다.

블럭(182 혹은 184)을 따르면, ST 값은 블럭(186)에 도시된 바와같이, Sinθ 값을 취함, 즉 ST=Sinθ로써 결정된다. 블럭(186)에서 ST 값이 결정되어진 후, DSP(66)는 다음 수식에 의해 정의되는 대역통과 여파된 출력(band pass filtered output(BPFO)) 신호를 만들기 위해 블럭(188)에서 ST를 대역통과 여파한다.

방정식(3)에서, N1는 57이며, h1(i)는 ST의 각각의 N1 값의 총합인 여파계수이다. 대역통과 여파동작은 ST가 BPFO를 결정하기 위해 마지막 57 값을 사용하여 DSP(66)에 의한 유한충격응답(finite impulse response)(FIR) 여파기로써 디지털방식으로 구현된다.

블럭(190)에서, DSP(66)는 하향 변환된 출력(down converted output)(DCO)신호를 만들기 위해 BPFO 신호를 하향 변환한다. 초기에, 값 x(n)는 다음과 같이 계산된다:

x(n)에 의해 표현된 신호는 제6(c)도에 도시된 것과 같은 전력 스펙트럼 밀도를 가지며 통신기관에서 잘 알려진 기술에 따라 발전된다. 상세히는, 시간 영역에서 4,800 Hz에 3100 Hz의 코사인 값을 곱합으로써 입력신호의 복제신호(duplicate signal)는 주파수 영역에서 만들어지며, 상기 복제 주파수는(4,800+3,100=) 7,900 Hz 및(4,800-3,100=)1.700 Hz에서 중심 주파수가 된다. 상기 DCO 신호는 그후 DSP(66)가 아래의 수식에 의해 정의되는 종래의 디지털 FIR 저역통과 여파기술로써 저역통과 여파 x(n)에 의해 결정된다.

수식(5)에서, N2는 61이며, h2(i)는 x(i)의 마지막 61 값에 인가된 저역통과 여파기 계수이다. 이 결과 합은 저역통과 여파된 디지털 변조신호(72)로 구성하는 DCO 신호를 정의한다. 블럭(188)에서 BPFO 신호 및 블럭(190)에서 DCO 신호를 결정하는데 있어서, DSP(66)는 DSP 내에 제공된 2K 바이트의 임의 접근 메모리(RAM)에 저장되어 있는 ST 및 x(n)에 대한 종래 값을 사용한다. 수식(3) 및 수식(5)에 사용된 상수 여파기 계수 h1(i) 및 h2(i)는 이 두 여파기의 단위 임펄스 응답을 정의한다. 여파기 계수 h1(i)는 블럭(188)에서 대역통과 여파기를 위해 3 KHz 통과대역 외측에서 주파수를 감쇠시키며, 여파기 계수 h2(i)는 블럭(190)에서 FSK 변조신호 이상으로 주파수를 감쇠시킨다. BPFO, x(n) 및 DCO 신호를 각각 구성하는 BPFO, x(n) 및 DCO 의 디지털 값은 따라서 인터럽트(2)가 실행되는 시간마다 갱신된다.

블릭(192)에서, DCO 신호는 DAC(74)(제3도)로의 입력이며, 따라서 대응 아날로그 변조 출력신호가 만들어질 수 있다. 블럭(194)에서, 인터럽트(2)로부터 흐름도(160)는 복귀되며, 보간 타이머를 재개시키기 위해 블럭(142)으로 진행한다. 대안으로, DSP(66)에 의해 실행되는 보간 타이머는 0 값이 될때마다 자동-재시작이 될 수 있으므로, 블럭(142)는 생략될 수 있다.

[디모듈레이터의 설명]

모듈레이터(30a 혹은 30b)에 의해 실행되는 기능을 설명하는 블럭도가 제9도에서 부재번호(200)로써 도시되어 있다. 블럭(204)에서, 오디오(FSK 변조된) 신호(202)는 디모듈레이터의 입력에 인가되고 동상성분(혹은 실수성분)(206) 및 직교성분(허수성분)(208)을 갖는 복소 베이스 대역신호에 하향 변환된다. 블럭(204)에서 일어나는 동작은 약 1,700 Hz인 중심 주파수로부터 중심 주파수가 DC(혹은 0 Hz)로 FSK 변조신호의 주파수 하향 편이이다. 이러한 동작은 복소출력을 만들어내며, 동상성분 및 직교성분은 복소출력이 중심 주파수 0 Hz로 편이된 후에 FSK 변조신호를 구성한다.

동상성분(206) 및 직교성분(208)은 약 1,500 Hz 이상의 주파수를 감쇠시키기 위해 블럭(210)에서 저역통과 여파된다. 이렇게 하여 원치않는 저 사이드 대역을 제거하고 원치 않는 노이즈를 여파한다. 저역통과 여파동작으로부터의 결과인 여파된 동상신호(212) 및 여파된 직교신호(214)는 다음과 같이 정의되는 복소 베이스 대역신호의 순간 위상신호(218)인 ø(n)을 계산하기 위해 블럭(216)에서 사용된다.

여기서(여파된 I) 항은 여파된 동상신호를 나타내며,(여파된 Q) 항은 직교신호를 나타내고, j 는 -1의 2 평방근이다.

순간위상신호(218)는 블럭(220)에서 순간위상(ø)의 시간 도함수를 결정하는 것에 의해 순간주파수 f(n)를 결정하기 위해 사용된다(여기서 Δø(n)은 연속위상 샘플 사이의 위상차이고, Δt 는 연속샘플 사이의 타임주기이다).

여파된 복소 베이스 대역신호가 FSK 변조신호에 어떻게 관련하는가를 용이하게 이해하기 위해서, 디모듈레이터로의 FSK 변조신호 입력에 대한 여파된 동상 및 직교신호의 X-Y 도면을 고려하는 것이 바람직하며, 여기서 FSK 변조신호 입력은 1,700 Hz 반송자(중심)주파수가 720 Hz 만큼 편이된 FSK 톤, 즉 2420 Hz로 편이된다. 이 경우에, I²+Q²의 합은 상수이므로, 여파된 I 및 Q 신호의 X-Y 도는 상수길이를 갖는 벡터가 되며, 양 혹은 시계 반대방향으로 720 Hz로 회전한다(신호의 위상각이 시간에 대한 선형비율로 증가함). 만일 입력 주파수가 반대논리레벨의 비트를 표현하기 위해 980 Hz(1700 Hz-720 Hz)로 변화 한다면, 벡터는 순간적으로 시계반대방향의 회전을 정지하며 -720 Hz로 반대 혹은 시계 방향에서 회전을 시작한다. 이 회전방향은 -720 Hz와 동일한 순간주파수, f(n)(블럭(220)으로부터)에 대응한다. 그러나, I 및 Q 신호가 여파되었으므로, 순간적으로 정지시키지 않고 주파수에서의 변화를 부드럽게 하는 시간상수를 도입하며, 회전벡터는 720 Hz에서부터 0 Hz로 부드럽게 감속되고 그후, 방향이 바뀌며 시계방향에서 -720 Hz로 부드럽게 가속된다.

복조된 출력신호(222)는 단순히 주파수의 부호를 고려하여 결정되며, 음 주파수는 2 진 논리레벨 1을 나타내며 양 주파수는 2 진 논리레벨 0을 나타낸다. 복조된 출력신호(222)는 상관기 뱅크(224)에 인가되며, 이 상관기 뱅크는 시간초과하는 데이터 영교차를 평균화하고 FSK 변조신호가 송신된 곳에서 데이터 속도에 대응하는 확률밀도를 기초로 한 변조신호의 비트변이를 결정하는 것에 의해 0 및 1(혹은 그 반대) 사이에서의 비트변이에 대한 어떠한 지터도 실질적으로 제거하거나 혹은 감소시킨다.

데이터 메시지에서의 비트 변이동안, 모듈레이터(26)로부터의 FSK 변조신호 출력은 대역 제한 신호이기 때문에 주파수면에서 순간적으로 편이하지 않으며, 이론상 순간 주파수 편이는 무한대역폭을 필요로 한다. 논리레벨에서의 변화가 발생할때, 상기 모듈레이터는 980 에서 2,420 Hz로(또는 반대로)의 평활 주파수 편이를 만든다. 따라서, 디모듈레이터(30)에서 비트변이의 반영인 주파수 f(n)의 변화는, 복조 베이스 대역신호의 순간 주파수가 -720 및 720 Hz(혹은 그 반대) 사이에서 편이함에 따라서 평활하게 일어난다.

초기에 변조된 데이터 메시지 및 복조된 출력신호에 대응하는 주파수의 점진적인 변화가 제13도에 도시되어 있다. 도면의 맨 위는 모듈레이터(26)로의 맨처음 입력이었던 NRZ 데이터 메시지부이다. 초기에, 선(338)에 표현된 논리레벨 1이 입력된다. 신호는 수직선(340)에서 선(342)에 의해 표현된 논리레벨 0으로 변화한다. 선(344)은 선(346)에 의해 표현된 논리레벨 1로의 역 변이를 나타낸다. 대응 디모듈레이터 주파수 f(n)이 도면의 중앙에 그래프로 도시되어 있으며 동일 부재번호에 프라임(′) 표기를 하여 이전에 변조된 NRZ 데이터에의 대응을 나타낸다. 유사하게, 디모듈레이터(30)로부터의 복조된 데이터 출력은 도면의 맨 밑에 NRZ 데이터에 대한 대응을 나타내기 위해 동일 부재번호에 이중 프라임(″)으로 표시된다. 선(340′ 및 344′)에서 디모듈레이터의 주파수를 순간적으로가 아닌 평활하게 변화시키도록 입력 데이터(도면의 맨 위)에서 비트가 변화한다. 디모듈레이터(30)에서의 주파수 변화에 반영된 비트 변이는 시스템 수행 능력에 어떠한 영향도 끼치지 않는 모듈레이터 데이터 입력 및 모듈레이터 데이터 출력 사이에서 일정시간지연(전형적인 값은 대략 7ms)이 있음에도 불구하고 지터에 대해 매우 정확하다.

본 발명 분야에서 통상의 기술을 가진자는 변조신호를 DC 혹은 0 Hz에서 중심이 되는 복소 베이스 대역 신호로 변환하는 대신, 양 주파수부만 남겨놓고 신호의 음주파수 부분을 제거하기 위해 힐버트(Hilbert) 변형을 사용하는 것처럼 복소여파기에 의해 처리되어질 수 있다. 예를 들면, 1,700 Hz 반송파상에 전달되는 FSK 변조신호를 복소여파한 후, 변조된 ±720 Hz 주파수에서 오직 양 주파수부만이 남는다. 이 신호는 순간위상을 결정하고, 대응 순간 주파수를 결정하기 위해 상기한 바와같이 처리되며 따라서 데이터 메시지는 FSK 변조신호에 의해 송신된다.

제10도에, 디모듈레이터(30)의 더욱 상세한 기능도는 FSK 변조신호에 의해 전달되는 데이터 메시지를 회복하기 위해 FSK 변조신호가 어떻게 처리되어지는지를 설명한다.

제15도는 블럭도에서 DSP(66)로 구현된 디모듈레이터를 도시한다. FSK 변조신호는 초기에 아날로그-디지털 변환기(ADC)(230)의 입력이 되며, 바람직한 실시예에서 19.2 Hz의 샘플속도를 가짐으로써 변조신호는 52μs 간격으로 샘플링함으로써 디지털화된다. ADC에 의해 만들어진 디지털화된 변조신호(232)는 시뮬캐스트 페이징 시스템에서 제어신호로 사용되는 2,875 Hz 톤을 감쇠시키는 디지털 노치 여파기(234)에 인가된다. 모뎀의 다른 응용에서, 노치 여파기(234)는 디모듈레이터(30)가 시뮬캐스트 페이징 시스템에서 사용될때 오직 현재의 2,875 Hz 톤을 감쇠시키기 위해서만 필요하기 때문에 생략될 수 있다.

노치 여파되고, 디지털화된 신호(236)는 중심 주파수를 1,700 Hz에서 0 Hz로 하향 편이시키기 위해 부재번호(240)로 표시한 복소지수함수 exp(-j 2π1,700t)를 노치 여파하고, 디지털화된 신호(236)에 곱하는 승산기(238)에 인가되며 동시에 하향-변환된 신호의 동상성분 및 직교성분, 즉 x(n)+jy(n)을 포함하는 복소 베이스 대역신호를 만들기 위해 인가된다.

상기한 바와같이, 동상 및 직교성분은 약 1,500 Hz 이상의 모든 주파수를 감쇠시키기 위해 저역통과 여파기(210)에 인가되며, 여파된 동상신호(212) 및 여파된 직교신호(214)는 모두 위상결정수단(216)의 입력이다. 각각의 샘플의 순간위상 ø(n)은 ± π 사이의 위상각 영역을 결정하기 위해 회전에 대한 역탄젠트함수를 사용하여 여파된 동상성분 및 여파된 직교성분의 편각으로부터 상기한 바와같이 결정된다. 순간 위상신호(218)는 주파수 결정수단(220)으로의 입력이다. 주파수 결정수단(220)은 현재의 순간위상 ø(n)과 이전샘플의 순간위상 ø(n-1) 사이의 차를 구함으로써 순간 주파수 f(n)을 결정한다. 현재와 이전의 샘플의 위상차 Δø를 계산함으로써, 상기 디모듈레이터는 위상의 시간 도함수와 순간 주파수 fu를 효과적으로 결정한다.

주파수 신호는 효율적인 샘플 속도 153.6 KHz 에서 동작하는 데이터 속도 검파기(241) 및 8X 보간기(242) 모두에 인가된다. 상기 보간기는 각각의 주 샘플 사이에서 주파수 신호의 중간샘플을 7번 즉, f(n)과 f(n-1) 사이에서 7번 결정한다. 각각 주 샘플 사이에서 샘플속도 19.2 KHz로 된 주파수신호를 많게는 8번 보간함으로써 주파수 신호의 부호가 결정될때의(즉 주파수 신호의 영교차) 해상도는 실질적으로 증가하며, 이렇게 하여 복조된 신호상에서 지터의 효과는 상당히 감소된다. 사용된 보간 설계는 선형 프로세스이며 52μs 간격에서 발생하는 주 샘플의 각각의 주파수를 직선으로 연결함으로써 그리고 6.5μs 간격에서 주파수 f′(m) 값을 만들기 위해 153.6 KHz 속도에서 주 샘플 사이의 순간 주파수 f(n)를 샘플화함으로써 제14도에 도시된 바와 같이 효율적으로 수행된다. 제14도에서, 선(350)은 실제 주파수 신호를 도시하며 점선(352)은 주파수 부호와 각각 비트변이가 발생하는 영교차가 결정될때 해상도를 개선시키기 위해 더욱 고 샘플 속도(각각의 이러한 샘플은 점선상의 X 에 의해 지시되어진다)에서 샘플화된 보간된 주파수를 나타낸다. 상기 보간 프로세스는 대안으로 주파수 신호보다는 복소신호, 여파된 신호 혹은 위상신호에 인가되어질 수 있음을 유의하라.

상기 보간기에 의해 보간된 신호(244)인 f′(m)은 복조된 NRZ 데이터를 결정하기 위해 사용된 보간된 신호의 부호(+ 혹은 -)가 있는 박스(246)에 인가되며, 이렇게 하여 모듈레이터(26)에 의해 맨 처음 변조되었던 데이터 메시지를 재생성한다. 이러한 결정으로부터의 결과인 복조신호(248)는 도면에서 RxD′로 표현된다. 복조신호(248)는 2,400 보오 상관기(252), 1,200 보오 상관기(254)를 포함한 복수의 상관기의 입력에 인가되며 선택적으로 부재 번호(256)에 의해 표시되는 다른 보오속도의 nnnn 부가적인 상관기의 입력에 인가된다. 스위치(250)는 상관기 출력중의 하나를 선택하며, 혹은 대안으로, 만일 디모듈레이터(30)의 입력에 인가된 변조신호가 상관기(252) 내지(256)중 임의의 상관기의 데이터 속도에 대응하지 않는 속도로 송신된다면 직접 복조신호(248)를 선택한다. 스위치(250)는 적절한 상관기의 출력이 선택되도록 보장하기 위해 데이터 속도 검파기(241)에 의해 만들어진 데이터 속도 신호(253)에 의해 제어된다(혹은 적절한 데이터 속도 상관기가 이용 불가능하면 어떠한 상관기 출력도 선택되지 않는다). 데이터 속도 신호는 다수의 영교차 상관기중의 어느 하나로부터 사용된 출력을 선택하기 보단 특정한 영교차 상관기 데이터 속도를 단순히 선택하는데 사용될 수 있음이 명백할 것이며, 특히 상관기는 DSP(66)에 의해 바람직하게 소프트웨어로 구현된다.

각각의 상관기(252 내지 256)는 입력신호의 데이터 속도와 등가 주파수로 동조되는 높은(고 Q) 디지털 대역여파기로 구성된다. 복조된 신호(248)로부터, 단위 임펄스의 시퀀스는 비트 변이 타임에 발생되며 일반적으로(그러나 정확하지는 않게) 입력 데이터 비트 변이 시간에 발생하며, 각각의 상관기의 출력은 공칭 데이터 속도에서의 비트 변이에 동기화된 사인파로 구성된다. 따라서, 2,400 보오 상관기는 각각의 데이터 비트 변이 시간에서 양의 영교차를 지닌 2,400 Hz 사인파를 발생한다. 상관기를 포함하는 여파기의 시정수는 수십비트의 길이이며(상관기의 공칭 데이터 속도에서), 이렇게 하여 상관기 출력신호의 영교차가 마지막 수십번의 영교차의 평균을 기초로 한 시간에 발생하도록 야기한다. 예를 들면, 2.400 보오 및 1010 데이터 패턴으로 구성되는 데이터 메시지에 관해서, 데이터 변이는 매 416.7μs 마다 발생한다. 그러나, 변조된 신호상의 지터로 인해, 예를 들면 400μs부터 433μs 사이의 어떠한 간격에서도 비트 변이는 실제로 발생할 수 있다. 그럼에도 불구하고, 비트 변이 사이의 간격의 장기 평균은 약 416.7μs 가 된다. 2,400 보오 상관기는 변조된 데이터 비트변이를 평균하며 따라서 양의 영교차는 매우 고확률로 416.7μs 타임으로 정렬된다. 상관기 출력에서 각각의 데이터 비트는 오직 양의 영교차 타임에서 갱신되며 어떠한 조그만 비정렬로 비트 변이 조정에 의해 보상됨으로써 각각의 데이터 비트의 갱신은 평균을 기초로 올바른 타임에서 발생한다. 상관기는 따라서 FSK 변조신호상의 노이즈에 의해 주입된 지터를 실질적으로 감소시킨다. 모듈레이터(30)의 테스트에서, 40 dB SINAD 에서 15 dB SINAD로의 변화는 상관기의 사용없이 수백 % 지터 레벨의 증가와 비교할때 오직 지터 레벨의 20% 감소만을 일으킨다. 실제적으로 블럭(234) 내지 블록(256)은. 제12(a)도 내지 제12(c)도에 도시된 흐름도(270, 290 및 310)에 설명된 논리를 따르는 DSP(66)(제15도)에 의해 구현된다. 흐름도(270)(제12(a)도)에서, 블록(272)은 DSP를 리세트하며, 리세트는 디모듈레이터(30)가 혹은 송신기제어기(43)(제1도)에 의해 리세트 또는 파워 업될때마다 자동적으로 발생한다. 블럭(274)은 복조 프로세스 동안 사용된 변수들을 초기화하며, 블럭(276)은 제12(b)도의 흐름도(290)에 도시된 바와 같이, 153.6 KHz 샘플속도에서 타임 아웃을 하는 자동-재로드 타이머를 개시시키며, 각각의 타임 아웃이 인터럽트(2)를 실행시킨다. 블럭(278)은 인터럽트(1) 및(2)를 인에이블하며 블럭(280)으로 진행하며, 이 블럭은 디모듈레이터의 일반적인 백그라운드 감독작업을 수행한다. 제12(c)도에 도시된 흐름도(310)를 참조하면, 인터럽트(1)는 ADC(230)에서 새로운 샘플이 이용가능할 때마다 즉 19.2 KHz 샘플속도에서 매 52μs 마다 발생하는 각각의 주 샘플 주기의 시작에서 시작한다. 인터럽트(1)의 시작후에, 인터럽트(1)는 소정상수를 자동-재로드 타이머에 기록함으로써 블록(314)에서 인터럽트(2)를 동기화하며, 자동 재로드 타이머가 자신의 소정상수로부터 제로까지 초읽기를 하도록 한다; 이 동기화 단계는 각각의 주 샘플 간격 사이에서 입력 샘플이 취해지는 단계에 인터럽트(2)가 남아 있게 되는 것을 보장한다.

블럭(316)에서, 시뮬캐스트 페이징 시스템에 존재하는 2,875 Hz 톤을 실제적으로 감쇠시키기 위해서 인터럽트(1)는 상기 입력샘플을 노치 필터한다. 블럭(316)에 구현된 노치 필터는 당업계에서 일반적인 기술로 잘 알려진, 종래의 디지털 필터 기법을 사용한다.

블럭(318)에서, 인터럽트(1)는 노치여파된 디지털 입력신호를 하향 변환하며, 지수함수 exp(-2π1,700t)에 의한 승산에 의해 중심 주파수 1,700 Hz에서 0 Hz로 편이시킨다.

하향 변환 프로세스는 또한 DSP(66)에 의해 저역통과 여파된 동상 및 직교신호를 만들며 약 1,500 Hz 이상의 주파수를 실제적으로 감쇠시키기 위해 종래의 디지털 여파 알고리즘을 또 다시 적용한다.

제11(a)도는 디모듈레이터(30)에 의해 처리된 변조된 입력신호에 대한 전력 스펙트럼 밀도를 설명하며, 이것은 각각 1,700 Hz 및 -1,700 Hz 부근에서 중심이 되는 양 주파수 전력 스펙트럼 밀도(260) 및 대응 음 주파수 전력 스펙트럼 밀도()를 포함한다.

제11(b)도에서, 복소 베이스 대역 신호를 위해 전력 스펙트럼 밀도(262)가 설명되어 있으며, 이것은 대응 음 주파수 전력 스펙트럼 밀도()를 갖는다. 복소 베이스 대역 전력 스펙트럼 밀도(262)는 0 Hz 부근에서 중심이 된다. 저역통과 여파된후, 제11(c)도에 도시된 바와같이, 복소 전력 스펙트럼 밀도(262)만 남겨놓은채, 대응 음주파수 전력 스펙트럼 밀도()는 실질적으로 제거된다.

블럭(320)에서, 저역통과 여파동작은 상기한 바와같이 구현되며, 따라서 블록(322)에서 DSP(66)에 의해 수행되는 순간위상을 결정하기 위해 여파된 동상 및 직교신호 x(n) 및 jy(n)이 이용가능하다. 현재의 샘플 및 이전 샘플의 순간위상을 기초로 하여, DSP(66)는 블럭(324)에서 위상의 시간도함수에 대응하는 순간 주파수 f(n)을 결정한다. 순간 주파수 f(n)는 블럭(326)에서 인터럽트(2)로의 입력이다. 블럭(328)은 비트 변이 사이에서의 타임을 기초로 하여, 데이터 속도의 검파를 위해 제공되며; 검파된 데이터 속도에 대응하여, DSP(66)는 보간된 데이터(인터럽트(2)에 의해 발전된)를 상관시키기 위해 적절한 영교차 상관기(혹은 상관 프로세스에 대한 데이터 속도)를 선택한다. 프로그램 논리는 블럭(330)에서 인터럽트(1)로부터 복귀하며, FSK 변조신호의 다음 주 샘플을 대기한다.

이제 제12(b)도를 참조하면, 흐름도(290)에서 인터럽트(2)가 블럭(292)에서 시작할 때 DSP(66)에 의해 단계가 수행되는 것을 도시하며, 매 타임에 자동 리세트 타이머는 153.6 KHz 속도에서 0 까지 초읽기를 한다. 블럭(294)에서, DSP(66)는 각각의 주 샘플주기에서 신호를 8 번 보간함으로써 순간 주파수 f(n)로부터 보간된 주파수 f′(m)을 결정하며, NRZ 출력 데이터상에서 6.5μs 의 해상도를 제공하며 피크값이 약 ±3.25μs 가 되도록 지터를 최소화함으로써 순간 주파수 f(n)으로부터 보간된 주파수 f′(m)을 결정한다.

블럭(296)에서, 상기 보간된 주파수는 주파수 신호 f′(m)의 부호(+ 혹은 -)를 기초로 한 데이터 메시지의 논리레벨을 결정하기 위해 사용된다. 제13도는 올바른 논리레벨을 회복하기 위해 f′(m)의 부호는 역전되어야 함을 도시한다는 것을 유의하라.

제12(c)도의 블럭(328)에서 검파된 데이터 속도를 기초로 하여, DSP(66)는 블럭(297)에서 적절한 영교차 상관기를 선택한다. 복조된 출력신호인 RxD′의 상관은, 상기 설명한 바와같이, 시간에 대하여 데이터 변이를 평균화하고 복조된 데이터 변이를 복조된 출력신호 RxD를 만드는 데이터 속도로 동기화하며 지터를 더 감소시킨다.

결정블럭(298)은 RxD 복조된 출력신호에서 데이터 비트가 변화되었는지를 결정하며 만일 변했다면, 블럭(300)에서 DSP(66)는 출력 랫치(258)(제15도)로 새로운 데이터 비트를 공급한다. 이 출력 랫치는 송신기 제어기(43)를 통하여 페이징 송신기(34)에 접속되는 하드웨어 출력선이며 따라서 페이징 데이터는 시스템의 수요자(제1도)가 소지하는 페이징 장치에 송신된다. 결정 블록(298) 또는 블럭(300)으로부터의 부응답을 따른다면, 블럭(302)은 인터럽트(2)로부터 복귀하며 자동-리세트 타이머가 다시 타임 아웃되었을 때 인터럽트(2)를 동작하기 위해 대기한다.

디모듈레이터(30)는 따라서 모듈레이터(26)에 의해 디모듈레이터로의 송신을 위해 변조된 본래의 데이터 메시지에서 각각의 비트를 포함하는 복조된 출력신호 RxD를 만든다. 추가로, 변조신호가 링크를 통하여 상당한 노이즈 레벨을 경함하는 시뮬캐스트 페이징 송신기(34)로 송신될때라도, 복조된 신호는 극히 저 피이크 지터를 갖는다. 디모듈레이터(30)가 DSP(66)를 사용하여 소프트웨어로 구현되었을지라도, 하드웨어로도 구현될 수 있거나 혹은 FSK 변조신호를 처리하기 위해 종래의 중앙처리장치를 사용하여 구현될 수 있음이 본 발명 분야에서 일반적인 기술자에겐 인식될 수 있을 것이다.

디모듈레이터(30)의 바람직한 실시예는 비용을 최소화하고 필요한 구성성분의 수를 실질적으로 감소시키기 위하여 DSP(66)를 사용하여 대부분의 기능을 구현한다. DSP(66)는 모듈레이터(26) 및 디모듈레이터(30) 모두에 사용되어지므로, 이러한 소자로 구성되어지는 결과 모뎀은 모두 컴팩트하며 상대적으로 저렴하다.

본 발명의 바람직한 실시예가 예시되고 설명되어진 반면에, 본 발명의 정신 및 범위로부터 벗어남이 없이 추가적인 변경을 만드는 것이 가능하다는 것이 인식될 것이다. 따라서, 본 발명의 범위는 이 개시에 의해 한정되어지지 않으며, 대신에 다음의 특허청구범위를 참조하여 전체적으로 결정되어진다.

Claims

모뎀에서 데이터를 변조하고 데이터를 일정한 데이터 속도로 데이터 채널을 통해 송신하는 출력신호를 만드는 모듈레이터에 있어서, (a) 상기 모듈레이터의 출력신호를 송신하는 상기 데이터 채널의 중심 주파수와 다른 제 1 중심 주파수 부근에 데이터에 의해 변조된 주파수 변조방식(FSK)톤을 발생하는 톤 발생 수단; (b) 상기 변조된 FSK 톤을 수신하기 위해 상기 톤 발생 수단에 접속되고, 상기 데이터 채널의 대역폭보다 작거나 또는 같은 대역폭을 갖는 여파된 신호를 만드는 여파기; 및 (c) 상기 여파된 신호로 구성되는 변조된 FSK 톤의 주파수 스펙트럼이 상기 데이터 채널내에 포함되도록 상기 여파된 신호를 주파수 편이시키고, 이렇게 하여 상기 모듈레이터의 출력신호의 주파수 스펙트럼의 양 및 음 영상 사이의 간섭을 제거하는 수단을 포함하는 것을 특징으로 하는 모듈레이터.
제1항에 있어서, 상기 제 1 중심 주파수는 상기 데이터 채널의 중심 주파수보다 크며, 상기 여파된 신호를 주파수 편이시키는 상기 수단은 여파된 신호를 출력신호의 주파수 스펙트럼 속으로 하향 편이시키는 것을 특징으로 하는 모듈레이터.
제1항에 있어서, 상기 제 1 중심 주파수는 0 Hz으로 되어 FSK 톤이 실수부 및 허수부를 갖는 복소 스펙트럼으로 구성되며, 상기 여파된 신호를 주파수 편이시키는 상기 수단은 상기 여파된 신호를 상기 출력신호의 주파수 스펙트럼 속으로 편이시키는 것을 특징으로 하는 모듈레이터.
제3항에 있어서, 상기 여파기는 0 Hz를 포함하는 대역 통과 주파수 범위를 갖는 것을 특징으로 하는 모듈레이터.
모뎀에서 데이터를 변조하고 데이터를 일정한 데이터 속도로 데이터 채널을 통해 송신하는 출력신호를 만드는 모듈레이터에 있어서, 변조되는 데이터를 수신하고, 논리레벨들 사이에서 상기 데이터가 변화할 때 발생하는 데이터의 상태 변화에서의 에지를 검파하고, 이것에 응답하여 에지검파신호를 만들기 위해서 연결된 에지검파수단; 및 상기 에지검파신호와 상기 변조되는 데이터를 수신하고, 소정의 샘플 속도로 상기 데이터를 샘플링하고 상기 데이터의 논리레벨들에 대응하여 제 1 주파수 중심 부근에 위치한 상위, 하위 주파수를 가진 FSK 신호를 변조하기 위해서 접속되는 보간수단;을 포함하며, 상기 상위 주파수는 하나의 논리레벨에 대응되고, 상기 하위 주파수는 다른 논리레벨에 대응되고, 상기 FSK 신호를 변조하기 위해 사용되는 논리레벨은 상기 FSK 신호가 데이터에 의해 변조될 때 해상도를 증가시키기 위해 상기 보간수단에 의해 에지검파신호의 함수로 결정되며, 이에 따라 상기 FSK 신호에서 지터를 최소화하는 것을 특징으로 하는 모듈레이터.
제5항에 있어서, 상기 FSK 신호를 수신하기 위해 상기 보간수단에 접속되어지는 입력을 가지며, 소정 대역폭의 외측에 있는 주파수를 감쇠시키고, 여파된 FSK 신호를 만드는 여파기; 및 상기 FSK 신호의 중심 주파수가 상기 데이터 채널의 대역폭내에 있게 되도록 상기 FSK 신호 중심 주파수를 주파수 편이시키는 수단을 더 포함하는 것을 특징으로 하는 모듈레이터.
제5항에 있어서, 상기 FSK 신호를 수신하기 위해 접속된 입력을 가지며, 대응 아날로그 FSK 신호를 만드는 디지털-아날로그 변환기(DAC)를 더 포함하는 것을 특징으로 하는 모듈레이터.
제7항에 있어서, 상기 아날로그 FSK 신호를 수신하기 위해 접속된 입력을 가지며, 상기 모듈레이터로부터의 출력인 여파된 아날로그 FSK 신호를 만드는 포스트 여파기를 더 포함하는 것을 특징으로 하는 모듈레이터.
제5항에 있어서, 상기 보간수단은 타이머를 포함하며, 상기 에지검파신호는 그 때 타이밍상의 현재 시간을 유지하도록 하며, 따라서 상기 보간수단은 앞선 샘플 인터럽트가 발생된 이후의 시간 간격을 결정할 수 있으며, 각각의 샘플 인터럽트는 상기 샘플속도에 의해 정의된 샘플간격에 의한 시간 간격마다 발생하는 것을 특징으로 하는 모듈레이터.
제9항에 있어서, 상기 보간 수단은 상기 에지검파신호가 현재의 시간이 타이머 상에 유지되도록 하는 상기 에지검파신호에서의 현재 시간을 기초로 한 상기 데이터의 논리 레벨의 변화를 나타내는 샘플 간격동안 시간을 보간하는 처리기를 더 포함하며, 그러한 변화가 상기 FSK 신호를 변조시에 해상도를 개선시키고 상기 FSK 신호의 위상의 증가 변화를 더욱 정확히 결정함으로써 이 신호상의 지터를 감소시키는 것을 특징으로 하는 모듈레이터.
제5항에 있어서, 상기 데이터를 수신하기 위해 연결된 입력 및 상기 보간수단에 접속된 출력을 갖는 입력 랫치를 더 포함하며, 상기 데이터 랫치는 입력 데이터가 상기 보간수단에 의해 샘플되는 동안 입력 데이터를 임시 저장하는 것을 특징으로 하는 모듈레이터.
제5항에 있어서, 상기 데이터는 상기 보간수단에 비동기적으로 접속되며 상기 데이터 속도는 1,500 보오를 초과하는 최대값을 갖는 가변인 것을 특징으로 하는 모듈레이터.
모뎀에서, 데이터를 일정한 데이터 속도로 데이터 채널을 통해 송신하는 입력신호를 복조하는 모듈레이터에 있어서, (a) 상기 입력신호를 동상성분 및 직교성분을 갖는 복소신호로 변환하는 변환수단; (b) 상기 복소신호를 수신하기 위해 상기 변환기 수단에 접속되고, 바람직하지 못한 사이드 대역 및 노이즈가 제거된 여파된 복소신호를 만드는 여파기; (c) 상기 여파된 복소신호를 수신하고, 상기 여파된 복소신호의 순간위상을 결정하고 상기 순간위상을 나타내는 위상신호를 만들기 위해 상기 여파기에 접속된 위상결정수단; 및 (d) 상기 위상신호를 수신하고, 상기 위상신호의 순간 주파수를 결정하고 순간 주파수에 근거한 복조된 신호를 만들기 위해 상기 위상결정수단에 접속된 주파수 결정수단을 포함하는 것을 특징으로 하는 디모듈레이터.
제13항에 있어서, 상기 복조된 신호를 수신하고, 상기 복조된 신호에 존재하는 어떠한 영교차 지터도 제거된 출력신호를 만들기 위해 상기 복조신호의 영교차를 상관시키기 위하여 상기 주파수 결정수단에 접속된 영교차 상관기 수단을 더 포함하는 것을 특징으로 하는 디모듈레이터.
제13항에 있어서, 상기 변환기수단은 연속되는 샘플링 간격동안 상기 입력신호를 디지털화하기 위해 상기 입력신호를 샘플링하는 디지타이저 수단을 포함하며, 상기 복소신호는 각각의 연속되는 샘플링 간격에서 상기 동상 및 직교성분이 상기 복소신호의 실수 및 허수부분에 대응되는 디지털신호인 것을 특징으로 하는 디모듈레이터.
제15항에 있어서, 상기 복조된 신호를 수신하고, 상기 디지타이저 수단이 상기 입력 신호를 샘플링하는 속도에 비하여 증가된 속도로 상기 복조된 신호를 샘플링 하기 위해서 상기 주파수 결정 수단에 접속된 보간 수단을 더 포함하며, 상기 증가된 속도는 영교차와 상기 출력 신호의 논리레벨이 결정될 때 해상도가 증가되도록 선택되고, 이에 의해 상기 출력신호의 영교차 지터를 감소시키는 것을 특징으로 하는 디모듈레이터.
제15항에 있어서, 상기 복조된 신호는 연속적인 샘플링 간격 사이에 상기 여파된 복소신호의 순간위상에서의 변화에 의해 결정된 값을 갖는 시변신호를 포함하는 것을 특징으로 하는 디모듈레이터.
제17항에 있어서, 상기 시변신호는 현재 샘플링 간격 동안의 순간위상과 앞선 샘플링 간격 동안의 순간위상 사이의 관계에 의해 정의되는 논리레벨을 나타내는 것을 특징으로 하는 디모듈레이터.
제14항에 있어서, 상기 영교차 상관기 수단은, 상기 영교차 상관기 수단에 의해 복조신호가 상관될때의 데이터 속도를 선택하기 위한 수단을 포함하며, 상기 선택된 데이터속도는 상기 입력신호의 데이터속도와 동일한 것을 특징으로 하는 디모듈레이터.
제13항에 있어서, 상기 출력신호는 복조된 NRZ 데이터를 포함하는 것을 특징으로 하는 디모듈레이터.
모뎀에서 변조된 FSK 신호상에 송신된 데이터를 만들기 위해 변조된 FSK 신호를 처리하는 디모듈레이터에 있어서, (a) 제 1 소정 샘플 속도에서 상기 변조된 FSK 신호를 디지털화하고, 이것에 대응하여 디지털 변조신호를 만드는 아날로그-디지털 변환기(ADC); (b) 상기 디지털 변조신호를 수신하고, 상기 디지털 변조신호에 대응하여 실수성분 및 허수성분으로 구성되는 복소신호를 만들기 위하여 ADC에 접속된 복소변환수단; (c) 상기 복소신호의 실수성분을 수신하도록 접속된 입력과 출력을 가지며, 원하는 주파수 범위 외측에 실수성분의 부를 감쇠시키며, 상기 출력에서는 여파된 실수성분을 만드는 제 1 여파기; (d) 상기 복소신호의 허수성분을 수신하도록 접속된 입력과 출력을 가지며, 원하는 주파수 범위의 외측에 허수성분의 부를 감쇠시키며, 상기 출력에서는 여파된 허수 성분을 만드는 제 2 여파기; (e) 상기 여파된 실수 및 여파된 허수성분을 수신하고, 상기 복소신호의 위상을 결정하고, 상기 제 1 소정 샘플 속도로 갱신되는 위상신호를 만들기 위하여 상기 제 1 및 제 2 여파기의 출력에 접속된 위상결정수단; (f) 상기 위상신호를 수신하고, 상기 복소신호의 주파수를 결정하고, 상기 제 1 소정 샘플 속도에서 갱신되는 주파수 신호를 만들기 위하여 상기 위상결정수단에 접속된 주파수 결정수단; 및 (g) 상기 주파수 신호를 수신하고, 상기 주파수 신호의 함수로써 상기 변조신호에 의해 송신되는 데이터에 대응하는 복조 신호를 만들기 위하여, 상기 주파수 결정수단에 접속된 주파수 처리수단을 포함하는 것을 특징으로 하는 디모듈레이터.
제21항에 있어서, 상기 제 1 소정 샘플 속도보다 더 큰 제 2 소정 속도에서 상기 복소 신호, 상기 여파된 실수 및 허수성분, 상기 위상신호 및 상기 주파수신호중의 하나를 샘플링하고, 이와같이 샘플로 된 상기 한개 신호의 보간된 신호형을 만들기 위한 보간 수단을 더 포함하며, 상기 복조된 신호가 상대적으로 높은 제 2 소정 샘플 속도로 인해 최소 지터를 갖는 것을 특징으로 하는 디모듈레이터.
제21항에 있어서, 상기 주파수 처리 수단과 상기 디모듈레이터의 출력 사이에 접속된 상관기를 더 포함하며, 상기 상관기는 상기 변조된 FSK 신호의 데이터 속도에 관련된 확률 분포를 기초로 한 복조 신호에서의 논리레벨변화를 결정하는 것을 특징으로 하는 디모듈레이터.
제21항에 있어서, (a) 상기 주파수 신호를 수신하기 위해 상기 주파수 결정수단에 접속된 입력과 출력을 가지며, 상기 주파수 신호의 함수로써 상기 FSK 변조신호의 데이터 속도를 나타내는 제어신호를 만드는 데이터 속도 검파기; (b) 상기 주파수 결정수단과 상기 디모듈레이터의 출력 사이에 선택적으로 접속되며, 상기 변조신호의 특정 선택된 데이터 속도에서 상기 복조신호를 상관시키기 위해 각각 동조되는 다수의 상관기; 및 (c) 상기 제어 신호를 수신하고, 상기 제어신호의 함수로써 상기 데이터 속도 검파기에 의해 결정된 데이터 속도에서 복조된 신호를 상관시키기 위해 지정된 상기 다수의 상관기중의 하나를 선택하기 위해 상기 다수의 상관기 및 상기 데이터 속도 검파기에 접속된 수단;을 더 포함하며, 이처럼 선택된 상기 상관기는 상기 변조된 데이터의 데이터 속도에 관련된 확률분포를 기초로 한 상기 복조된 신호에서 상기 논리레벨 변화를 결정함으로써, 상기 출력신호에서 지터가 감소되는 것을 특징으로 하는 디모듈레이터.
제21항에 있어서, 상기 ADC에 접속된 입력 및 상기 복소변환수단에 접속된 출력을 가지는 노치필터를 더 포함하며, 상기 노치필터는 상기 변조된 신호에 존재하는 소정의 좁은 주파수 범위를 감쇠시키는 것을 특징으로 하는 디모듈레이터.
제21항에 있어서, 상기 복소변환수단은 상기 디지털 변조신호를 저 주파수로 편이시키며 상기 디지털 변조신호에 복소지수함수를 곱하는 것에 의해 실수 및 허수성분을 만드는 것을 특징으로 하는 디모듈레이터.
제21항에 있어서, 상기 위상결정수단은 상기 제 1 소정 샘플 속도에서 각각의 샘플을 위해서 상기 여파된 실수성분 및 상기 여파된 허수성분에 의해 정의된 위상각의 함수로써 상기 복소신호의 위상을 결정하는 수단인 것을 특징으로 하는 디모듈레이터.
제23항에 있어서, 상기 주파수 결정수단은 상기 위상신호의 시간도함수의 함수로써 상기 복소신호의 주파수를 결정하는 주파수 결정수단인 것을 특징으로 하는 디모듈레이터.