KR100279259B1 - Array structure of LCD - Google Patents
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Abstract
본 발명은 액정 표시 장치에 있어서, 오정렬 발생시 화질을 결정하는 ΔVp를 유지시킬 수 있는 액정 표시 장치의 어레이 구조를 개시한다.The present invention discloses an array structure of a liquid crystal display device in which a liquid crystal display device can maintain [Delta] Vp for determining an image quality when misalignment occurs.
개시된 본 발명은, 액티브 매트릭스의 형태의 단위 픽셀은 한 쌍의 게이트 버스 라인과 한 쌍의 데이터 버스 라인이 교차 배열되어 한정된다. 화소 전극은 단위 픽셀에 각각 배치된다.박막 트랜지스터는, 게이트 버스 라인과 데이터 버스 라인의 교차 부분에 각각 구비되며, 화소 전극을 동작시킨다. 단위 픽셀을 한정하는 한 쌍의 게이트 버스 라인은 동일한 근원으로부터 분기되어, 동일한 주사선택신호를 입력받는다. 단위 픽셀을 한정하는 한 쌍의 게이트 버스 라인과, 상기 데이터 버스 라인과 교차되는 부분에 형성되는 한 쌍의 박막 트랜지스터는 단위 픽셀내의 해당 화소 전극을 동시에 동작시킨다. 그리고, 오정렬 발생시, 상기 개개의 박막 트랜지스터와 게이트 버스 라인이 오버랩되는 면적은 변하나, 한 쌍의 박막 트랜지스터를 기준으로 볼 때, 전체적인 오버랩 면적은 유지된다.In the disclosed invention, a unit pixel in the form of an active matrix is defined in which a pair of gate bus lines and a pair of data bus lines are arranged crosswise. The pixel electrodes are disposed in unit pixels, respectively. The thin film transistors are provided at intersections of the gate bus lines and the data bus lines, respectively, to operate the pixel electrodes. A pair of gate bus lines defining unit pixels are branched from the same source and receive the same scan selection signal. A pair of gate bus lines defining a unit pixel and a pair of thin film transistors formed at an intersection with the data bus line simultaneously operate the corresponding pixel electrode in the unit pixel. When the misalignment occurs, the area where the individual thin film transistors and the gate bus lines overlap is changed, but the overall overlap area is maintained based on the pair of thin film transistors.
Description
본 발명은 액정 표시 장치의 어레이 구조에 관한 것으로, 보다 구체적으로는, 액정 표시 장치의 제조시, 오정렬로 인하여 기생 캐패시턴스값의 변화됨을 방지할 수 있는 액정 표시 장치의 어레이 구조에 관한 것이다.The present invention relates to an array structure of a liquid crystal display device, and more particularly, to an array structure of a liquid crystal display device capable of preventing the parasitic capacitance value from being changed due to misalignment during manufacturing of the liquid crystal display device.
일반적으로, 액정 표시 장치의 화질을 결정하는 ΔVp는 액정 표시 장치에 인가되는 게이트 전압(Vg)이 하이(High)에서 로우(Low)로 변화될 때, 화소 전극에 인가되는 전압이 강하되는 값이다. 이 ΔVp가 정하여진 기준치를 벗어나게 되면 화면에 플리커 또는 잔상들이 발생된다.In general, ΔVp, which determines the image quality of the liquid crystal display, is a value at which the voltage applied to the pixel electrode drops when the gate voltage Vg applied to the liquid crystal display is changed from high to low. . If the ΔVp deviates from a predetermined reference value, flicker or afterimages occur on the screen.
ΔVp는 하기 식 1에 나타낸 바와 같이, 액정 표시 장치에서 형성되는 캐패시턴스들의 함수로 나타내어 진다.ΔVp is represented as a function of capacitances formed in the liquid crystal display, as shown in Equation 1 below.
ΔVp = VgCgs/(Cst+CLC+Cgs) --------(식 1)ΔVp = VgCgs / (Cst + C LC + Cgs) -------- (Equation 1)
Vg : 게이트 전압Vg: gate voltage
Cgs : 게이트 버스 라인과 소오스 전극과 오버랩되는 부분에서 형성되는 기생 캐패시터의 캐패시턴스Cgs: capacitance of the parasitic capacitor formed at the portion overlapping the gate bus line and the source electrode
CLC: 액정 캐패시턴스C LC : Liquid Crystal Capacitance
Cst : 보조 용량 캐패시턴스Cst: subcapacitance capacitance
여기서, ΔVp는 기생 캐패시턴스(Cgs)의 크기와 밀접한 영향이 있으며, 기생 캐패시턴스(Cgs)가 증가되면, ΔVp도 또한 증가되어, 화질에 영향을 미치게 된다.Here, ΔVp has a close influence on the size of the parasitic capacitance C gs , and when the parasitic capacitance C gs is increased, ΔVp is also increased to affect the image quality.
일반적으로 액정 표시 장치를 형성하는 과정에서, 여러번의 리소그라피 공정이 진행된다. 이 과정에서, 오정렬이 발생될 소지가 높다.In general, several lithography processes are performed in the process of forming the liquid crystal display. In this process, misalignment is likely to occur.
특히, 소오스 전극을 패터닝하는 과정에서 약간의 오정렬이 발생되면, 소오스 전극과 게이트 버스 라인간의 오버랩되는 면적이 바뀌게 되므로, 기생 캐패시턴스(Cgs)가 변화된다. 이로 인하여, ΔVp값이 변화되어, 액정 표시 장치의 화질이 저하된다.In particular, if a slight misalignment occurs in the process of patterning the source electrode, the overlapping area between the source electrode and the gate bus line is changed, so that the parasitic capacitance Cgs is changed. For this reason, (DELTA) Vp value changes and the image quality of a liquid crystal display device falls.
따라서, 본 발명의 목적은, 상기한 종래의 문제점을 해결하기 위한 것으로, 오정렬이 발생되더라도 기생 캐패시턴스값이 변화되지 않도록 하여, ΔVp값을 일정하게 유지시키는 것이다.Accordingly, an object of the present invention is to solve the above-mentioned conventional problems, and to keep the ΔVp value constant so that the parasitic capacitance value does not change even when misalignment occurs.
도 1은 본 발명에 따른 액정 표시 장치의 평면도.1 is a plan view of a liquid crystal display device according to the present invention;
도 2는 도 1의 하나의 픽셀을 확대하여 나타낸 평면도.FIG. 2 is an enlarged plan view of one pixel of FIG. 1; FIG.
(도면의 주요 부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)
10 : 하부 패널 11a,11b : 모 게이트 버스 라인10: lower panel 11a, 11b: Mo gate bus line
11a-1, 11a-2, 11b-1, 11b-2 : 자 게이트 버스 라인11a-1, 11a-2, 11b-1, 11b-2: zagate bus lines
12a,12b : 데이터 버스 라인 13 : 화소 전극12a, 12b: data bus line 13: pixel electrode
14 : 스토리지 전극 15 : 박막 트랜지스터14 storage electrode 15 thin film transistor
15a : 드레인 전극 15b : 소오스 전극15a: drain electrode 15b: source electrode
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 실시예에 따르면, 액티브 매트릭스의 형태의 단위 픽셀은 한 쌍의 게이트 버스 라인과 한 쌍의 데이터 버스 라인이 교차 배열되어 한정된다. 화소 전극은 단위 픽셀에 각각 배치된다.박막 트랜지스터는, 게이트 버스 라인과 데이터 버스 라인의 교차 부분에 각각 구비되며, 화소 전극을 동작시킨다. 단위 픽셀을 한정하는 한 쌍의 게이트 버스 라인은 동일한 근원으로부터 분기되어, 동일한 주사선택신호를 입력받는다. 단위 픽셀을 한정하는 한 쌍의 게이트 버스 라인과, 상기 데이터 버스 라인과 교차되는 부분에 형성되는 한 쌍의 박막 트랜지스터는 단위 픽셀내의 해당 화소 전극을 동시에 동작시킨다. 그리고, 오정렬 발생시, 상기 개개의 박막 트랜지스터와 게이트 버스 라인이 오버랩되는 면적은 변하나, 한 쌍의 박막 트랜지스터를 기준으로 볼 때, 전체적인 오버랩 면적은 유지된다.In order to achieve the above object of the present invention, according to an embodiment of the present invention, a unit pixel in the form of an active matrix is defined by a pair of gate bus lines and a pair of data bus lines arranged crosswise. The pixel electrodes are disposed in unit pixels, respectively. The thin film transistors are provided at intersections of the gate bus lines and the data bus lines, respectively, to operate the pixel electrodes. A pair of gate bus lines defining unit pixels are branched from the same source and receive the same scan selection signal. A pair of gate bus lines defining a unit pixel and a pair of thin film transistors formed at an intersection with the data bus line simultaneously operate the corresponding pixel electrode in the unit pixel. When the misalignment occurs, the area where the individual thin film transistors and the gate bus lines overlap is changed, but the overall overlap area is maintained based on the pair of thin film transistors.
또한 본 발명에 있어서, 게이트 버스 라인은, 한 쌍의 자(子) 게이트 버스 라인으로 분기되고, 상기 하나의 게이트 버스 라인으로부터 분기된 자(子) 게이트 버스 라인들은 제 1 간격을 두고 평행하게 배열되며, 서로 다른 근원을 갖는 자(子) 게이트 버스 라인들은 제 2 간격을 두고 평행하게 배열된다. 데이터 버스 라인은 게이트 버스 라인과 교차 배열된다. 단위 픽셀은, 하나의 게이트 버스 라인으로부터 분기된 자 게이트 버스 라인과, 근원이 다른 한 쌍의 데이터 버스 라인으로 한정되며, 각각의 단위 픽셀은 칼럼 방향으로는 상기 제 2 간격을 두고 이격된다. 화소 전극은, 각각의 단위 픽셀에 각각 배치되고, 박막 트랜지스터는 게이트 버스 라인과 데이터 버스 라인의 교차 부분에 각각 구비되고, 단위 픽셀당 한 쌍씩 구비되어, 하나의 화소 전극을 동작시킨다. 그리고, 오정렬 발생시, 개개의 박막 트랜지스터와 게이트 버스 라인이 오버랩되는 면적은 변하나, 한 쌍의 박막 트랜지스터를 기준으로 볼 때, 전체적인 오버랩 면적은 유지된다.In the present invention, the gate bus line is branched into a pair of child gate bus lines, and the child gate bus lines branched from the one gate bus line are arranged in parallel at a first interval. Child gate bus lines having different sources are arranged in parallel at a second interval. The data bus lines are arranged crosswise with the gate bus lines. The unit pixels are limited to the child gate bus lines branched from one gate bus line and a pair of data bus lines having different origins, and each unit pixel is spaced apart at the second interval in the column direction. The pixel electrodes are disposed in respective unit pixels, and the thin film transistors are provided at intersections of the gate bus lines and the data bus lines, respectively, and are provided in pairs per unit pixel to operate one pixel electrode. When the misalignment occurs, the area where the individual thin film transistors and the gate bus lines overlap is changed, but the overall overlap area is maintained based on the pair of thin film transistors.
본 발명에 의하면, 한 쌍의 박막 트랜지스터로서 화소 전극을 제어하도록 하고, 이 박막 트랜지스터들은 서로 대칭되는 위치에 설치한다. 여기서, 오정렬이 발생되었을 경우, 박막 트랜지스터가 서로 대칭적으로 형성되어 있으므로, 일측 박막 트랜지스터의 소오스 전극과 게이트 버스 라인의 오버랩 면적이 감소되었더라도, 타측 박막 트랜지스터에서는 상대적으로 오버랩 면적이 증대되므로, 전체적인 오버랩 면적은 변화되지 않는다.According to the present invention, the pixel electrode is controlled as a pair of thin film transistors, and the thin film transistors are provided at positions symmetric with each other. Here, when misalignment occurs, since the thin film transistors are formed symmetrically with each other, even if the overlap area of the source electrode and the gate bus line of one thin film transistor is reduced, the overlap area is relatively increased in the other thin film transistor, so that the overall overlap is achieved. The area does not change.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
첨부한 도면 도 1은 본 발명에 따른 액정 표시 장치의 평면도이고, 도 2는 도 1의 하나의 픽셀을 확대하여 나타낸 도면이다.1 is a plan view of a liquid crystal display according to an exemplary embodiment of the present invention, and FIG. 2 is an enlarged view of one pixel of FIG. 1.
도 1을 참조하여, 하부 패널(10)은 셀 어레이 영역(CA)과 주변 영역(P)으로 한정되어 있다. 이러한 하부 패널(10)상에 다수개 예를들어 본 실시예에서는 두 개의 게이트 버스 라인(11a,11b)과 두 개의 데이터 버스 라인(12a,12b)이 교차 배열되어 있다. 여기서, 게이트 버스 라인(11a,11b)은 각각 셀 어레이 영역(CA)의 외곽 근방에서 각각 두 개의 버스 라인(11a-1, 11a-2 및 11b-1, 11b-2)으로 분기된다. 여기서, 주변 영역에서의 게이트 버스 라인(11a,11b)을 모(母) 게이트 버스 라인이라 하고, 모 게이트 버스 라인(11a,11b)으로 부터 셀 영역(CA) 가장자리 부분에서 두 개로 분기되는 게이트 버스 라인(11a-1,11a-2 및 11b-1,11b-2)을 자(子) 게이트 버스 라인이라 한다. 하나의 모 게이트 버스 라인(11a, 11b)으로 부터 분기된 한 쌍의 자 게이트 버스 라인(11a-1,11a-2 및 11b-1,11b-2)은 제 1 간격(d1)만큼 이격되어, 평행하게 연장된다. 그리고, 각기 다른 모 게이트 버스 라인(11a,11b)으로부터 분기되되, 서로 인접 배열된 자 게이트 버스 라인들(11a-2, 11b-1)은 제 1 간격(d1) 보다는 적은 제 2 간격(d2)을 두고 평행하게 연장된다. 여기서, 제 1 간격(d1)은 단위 셀의 장폭 정도이고, 제 2 간격(d2)은 게이트 버스 라인간을 절연시킬 수 있는 정도의 최소 거리이다. 따라서, 단위 픽셀(sub pixel:p)은 하나의 모 게이트 버스 라인(11a, 11b)으로 부터 분기된 자 게이트 버스 라인(11a-1,11a-2 및 11b-1,11b-2)과 이웃하는 한 쌍의 데이터 버스 라인(12a, 12b)으로 둘러싸여진 공간이다.Referring to FIG. 1, the lower panel 10 is defined as a cell array area CA and a peripheral area P. Referring to FIG. For example, in this embodiment, two gate bus lines 11a and 11b and two data bus lines 12a and 12b are alternately arranged on the lower panel 10. Here, the gate bus lines 11a and 11b are branched into two bus lines 11a-1, 11a-2 and 11b-1 and 11b-2, respectively, in the vicinity of the outside of the cell array region CA. Here, the gate bus lines 11a and 11b in the peripheral region are referred to as mother gate bus lines, and the gate buses branching from the mother gate bus lines 11a and 11b into two at the edges of the cell region CA. Lines 11a-1, 11a-2 and 11b-1, 11b-2 are called child gate bus lines. A pair of self gate bus lines 11a-1, 11a-2 and 11b-1, 11b-2 branched from one mother gate bus line 11a, 11b are spaced apart by a first interval d1, Extends in parallel. Subsequently, the sub gate bus lines 11a-2 and 11 b-1 which are branched from different parent gate bus lines 11 a and 11 b and arranged adjacent to each other have a second interval d 2 less than the first interval d 1. It extends in parallel. Here, the first interval d1 is about the long width of the unit cell, and the second interval d2 is the minimum distance that can insulate the gate bus lines. Accordingly, the subpixel p is adjacent to the sub gate bus lines 11a-1, 11a-2 and 11b-1, 11b-2 branched from one mother gate bus line 11a, 11b. It is a space surrounded by a pair of data bus lines 12a and 12b.
화소 전극(13)은 단위 픽셀(P)내에는 각각 배치된다. 이때, 화소 전극(13)은 단위 픽셀(P)을 한정하는 자 게이트 버스 라인(11a-1,11a-2 및 11b-1, 11b-2) 및 데이터 버스 라인(12a, 12b)과는 절연을 확보할 수 있을 정도의 최소 거리만큼 인격배치된다.The pixel electrodes 13 are disposed in the unit pixels P, respectively. In this case, the pixel electrode 13 is insulated from the gate bus lines 11a-1, 11a-2 and 11b-1 and 11b-2 and the data bus lines 12a and 12b that define the unit pixel P. Characters are placed a minimum distance that can be secured.
액정 표시 장치의 보조 용량을 형성하는 스토리지 전극(storage electode :14)은 화소 전극(13)과 오버랩되도록 단위 픽셀(P)내에 각각 형성되는데, 하나의 열(row)상의 스토리지 전극(14)은 모두 연결되어 있어, 라인(line)의 형태를 취한다. 바람직하게는 자 게이트 버스 라인(11a-1,11a-2 및 11b-1, 11b-2)과 평행하면서, 동일 모 게이트 버스 라인(11a, 11b)으로 분기된 자 게이트 버스 라인(11a-1,11a-2 및 11b-1, 11b-2) 사이에 놓인다.Storage electrodes 14 forming the storage capacitors of the liquid crystal display are respectively formed in the unit pixels P to overlap with the pixel electrodes 13, and the storage electrodes 14 on one row are all formed. It is connected, taking the form of a line. Preferably, the gate gate lines 11a-1, which are parallel to the gate gate lines 11a-1, 11a-2 and 11b-1, 11b-2 and branched to the same gate gate lines 11a, 11b, 11a-2 and 11b-1, 11b-2).
화소 전극(13)을 선택적으로 온/오프시키는 박막 트랜지스터(15)는 자 게이트 버스 라인(11a-1,11a-2 및 11b-1,11b-2)과 데이터 버스 라인(12a,12b)이 교차되는 점에 각각 형성된다. 따라서, 하나의 화소 전극(13)을 동작시키는 박막 트랜지스터(15)는 두 개 즉, 한 쌍이 된다. 박막 트랜지스터(15)는 데이터 버스 라인(12a, 12b)의 일측면으로 부터 인출되어 자 게이트 버스 라인(11a-1,11a-2 및 11b-1,11b-2)과 소정 부분 오버랩되는 드레인 전극(15a)을 포함한다. 드레인 전극(15a)은 제 2 간격(d2)에 해당하는 부분에 형성되어, 제 2 간격(d2)를 두고 평행하는 자 게이트 버스 라인(11a-2, 11b-1)의 일측면과 모두 오버랩된다. 여기서, 드레인 전극(15a)은 약 270도 회전된 "T" 자형이다. 또한, 박막 트랜지스터(15)는 게이트 버스 라인(11a-1,11a-2 및 11b-1,11b-2)과 오버랩되며 화소 전극(13)과 콘택되는 소오스 전극(15b)을 포함한다. 소오스 전극(15b)은 게이트 버스 라인(11a-1,11a-2 및 11b-1,11b-2)과 오버랩되며, 드레인 전극(15a)과 소정 거리를 두고 대치되도록 형성된다. 그리고, 도면에는 자세히 설명되지 않았지만, 박막 트랜지스터(15)가 형성되는 게이트 버스 라인(11a-1,11a-2 및 11b-1,11b-2) 부분 각각에는 채널층 및 에치 스톱퍼층이 각각 구비되어, 드레인 전극(15a) 및 소오스 전극(15b)이 각각 오버랩된다.In the thin film transistor 15 which selectively turns on / off the pixel electrode 13, the gate gate lines 11a-1, 11a-2 and 11b-1, 11b-2 intersect with the data bus lines 12a and 12b. It is formed at each point. Therefore, two thin film transistors 15 for operating one pixel electrode 13 are paired. The thin film transistor 15 is drained from one side of the data bus lines 12a and 12b and overlaps the gate gate lines 11a-1, 11a-2 and 11b-1, 11b-2 with a predetermined portion. 15a). The drain electrode 15a is formed at a portion corresponding to the second gap d2 and overlaps with one side surfaces of the gate gate lines 11a-2 and 11b-1 parallel to each other at the second gap d2. . Here, the drain electrode 15a is a "T" shaped rotated about 270 degrees. Also, the thin film transistor 15 includes a source electrode 15b overlapping the gate bus lines 11a-1, 11a-2 and 11b-1, 11b-2 and contacting the pixel electrode 13. The source electrode 15b overlaps the gate bus lines 11a-1, 11a-2 and 11b-1, 11b-2, and is formed to face the drain electrode 15a at a predetermined distance. Although not described in detail in the drawings, each of the gate bus lines 11a-1, 11a-2 and 11b-1, 11b-2 where the thin film transistors 15 are formed is provided with a channel layer and an etch stopper layer, respectively. The drain electrode 15a and the source electrode 15b overlap with each other.
이하 상술한 구성을 갖는 본 발명의 실시예에 따른 동작을 설명한다.Hereinafter, the operation according to the embodiment of the present invention having the above-described configuration will be described.
선택되는 하나의 모 게이트 버스 라인(11a)에 주사선택신호가 인가된다. 주사 신호가 인가된 모 게이트 버스 라인(11a)으로 부터 분기된 한 쌍의 자 게이트 버스 라인(11a-1, 11a-2)에도 모두 주사선택신호가 인가된다. 그러면, 상기 자 게이트 버스 라인(11a-1, 11a-2)을 게이트 전극으로 하는 박막 트랜지스터(15X1,15X2)들은 모두 턴온된다. 이에따라, 화소 전극(13)은 그것의 단위 픽셀(P) 부분에 구비되는 한 쌍의 박막 트랜지스터(15X1,15X2)에 의하여 온/오프가 제어된다.The scan selection signal is applied to one of the selected gate bus lines 11a. The scan selection signals are also applied to the pair of gate gate lines 11a-1 and 11a-2 branched from the parent gate bus line 11a to which the scan signal is applied. Then, all of the thin film transistors 15X1 and 15X2 having the gate gate lines 11a-1 and 11a-2 as the gate electrodes are turned on. Accordingly, the pixel electrode 13 is controlled on / off by a pair of thin film transistors 15X1 and 15X2 provided in the unit pixel P portion thereof.
이때, 데이터 버스 라인(12a,12b)을 형성하는 공정시, 소정의 오정렬로 인하여, ΔVp값을 결정하는 소오스 전극(15b)과 게이트 버스 라인(12)간의 오버랩되는 면적이 바뀌게 되는 것에 대하여 종래 기술에서 언급한 바 있다.At this time, in the process of forming the data bus lines 12a and 12b, the overlapping area between the source electrode 15b and the gate bus line 12 determining the ΔVp value is changed due to a predetermined misalignment. As mentioned in
그러나, 본 발명의 실시예와 같은 구성을 취하면, 오정렬이 발생되어도, 한 쌍의 박막 트랜지스터에서, 소오스 전극(15b)과 자 게이트 버스 라인(11a-1,11a-2)이 오버랩되는 면적은 사실상 변화되지 않는다. 즉, 오정렬이 발생되어도, 하나의 화소 전극(13)을 제어하는 한쌍의 박막 트랜지스터(15X1,15X2)가 동시에 일정 방향으로 이동되므로, 일측 박막 트랜지스터(15X1)의 소오스 전극(15a)이 오정렬로 인하여 오버랩 면적이 줄었더라도, 타측 박막 트랜지스터(15X2)에서는 오버랩 면적이 증대되어, 상대적으로 감소된 면적이 보상된다.However, with the same configuration as in the embodiment of the present invention, even if misalignment occurs, the area where the source electrodes 15b and the gate gate lines 11a-1 and 11a-2 overlap in the pair of thin film transistors It is virtually unchanged. That is, even when misalignment occurs, the pair of thin film transistors 15X1 and 15X2 controlling one pixel electrode 13 are simultaneously moved in a predetermined direction, so that the source electrode 15a of one thin film transistor 15X1 is moved due to misalignment. Even if the overlap area is reduced, the overlap area is increased in the other thin film transistor 15X2, and the relatively reduced area is compensated.
이를 보다 자세히 설명하면, 도 2를 참조하여, 실선으로 표시된 부분은 오정렬이 발생되지 않았을 때의 액정 표시 장치의 어레이이고, 점선으로 표시된 부분은 오정렬이 발생되었을때의 액정 표시 장치의 어레이를 나타낸다. 점선으로 표시된 소오스 전극(15b: 오정렬이 발생되었을 경우의 소오스 전극)을 살펴보자. 오정렬이 발생되었을 경우, 화소 전극(13)의 상측 부분의 박막 트랜지스터(15X1)에서는, 소오스 전극(15b)은 오정렬이 발생되지 않을 때 보다, 게이트 버스 라인(11a-1)과 오버랩되는 면적이 "y" 만큼 증대된다. 한편, 화소 전극(13)의 하측 부분의 박막 트랜지스터(15X2)에서의 소오스 전극(15b)은 상대적으로 게이트 버스 라인(11a-2)와 오버랩되는 면적이 "y" 만큼 감소된다. 이에따라, 오정렬이 발생되어도 게이트 버스 라인(11a-1,11a-2)과 오버랩되는 소오스 전극(15b)의 면적은 변함없이 유지된다.In more detail, with reference to FIG. 2, a portion indicated by a solid line is an array of a liquid crystal display device when no misalignment has occurred, and a portion indicated by a dotted line shows an array of the liquid crystal display device when a misalignment occurs. Let's look at the source electrode 15b (the source electrode when the misalignment occurs) indicated by the dotted line. When misalignment occurs, in the thin film transistor 15X1 of the upper portion of the pixel electrode 13, the source electrode 15b has an area that overlaps with the gate bus line 11a-1 more than when misalignment does not occur. Increment by y ". On the other hand, the source electrode 15b in the thin film transistor 15X2 in the lower portion of the pixel electrode 13 is relatively reduced in area of overlap with the gate bus line 11a-2 by "y". Accordingly, even if misalignment occurs, the area of the source electrode 15b overlapping with the gate bus lines 11a-1 and 11a-2 remains unchanged.
따라서, 기생 캐패시턴스(Cgs)가 변화되지 않아, 일정한 ΔVp를 유지할 수 있다.Therefore, the parasitic capacitance Cgs does not change, so that a constant ΔVp can be maintained.
본 발명은 상기한 실시예에만 한정되지는 않는다. 본 실시예에서는 화소 전극이 단위셀을 구성하는 게이트 버스 라인 및 데이터 버스 라인과 소정 거리 이격되도록 형성되었는데, 이에 국한되지 않고, 유기절연막을 사이에두고 데이터 버스 라인과 오버랩되는 고개구율 액정 표시 소자에도 동일하게 적용된다.The present invention is not limited only to the above embodiment. In the present exemplary embodiment, the pixel electrode is formed to be spaced apart from the gate bus line and the data bus line constituting the unit cell by a predetermined distance, but the present invention is not limited thereto. The same applies.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 한 쌍의 박막 트랜지스터로서 화소 전극을 제어하도록 하고, 이 박막 트랜지스터들은 서로 대칭되는 위치에 설치한다. 여기서, 오정렬이 발생되었을 경우, 박막 트랜지스터가 서로 대칭적으로 형성되어 있으므로, 일측 박막 트랜지스터의 소오스 전극과 게이트 버스 라인의 오버랩 면적이 감소되었더라도, 타측 박막 트랜지스터에서는 상대적으로 오버랩 면적이 증대되므로, 전체적인 오버랩 면적은 변화되지 않는다.As described in detail above, according to the present invention, the pixel electrode is controlled as a pair of thin film transistors, and the thin film transistors are provided at positions symmetric with each other. Here, when misalignment occurs, since the thin film transistors are formed symmetrically with each other, even if the overlap area of the source electrode and the gate bus line of one thin film transistor is reduced, the overlap area is relatively increased in the other thin film transistor, so that the overall overlap is achieved. The area does not change.
이에따라, 오버랩 면적에 의하여 결정되는 기생 캐패시턴스가 오정렬시에도 일정하게 유지되므로, ΔVp를 일정하게 유지시킬 수 있다.Accordingly, since the parasitic capacitance determined by the overlap area is kept constant even when misaligned, ΔVp can be kept constant.
따라서, 액정 표시 장치의 화질이 개선된다.Therefore, the image quality of the liquid crystal display device is improved.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.In addition, this invention can be implemented in various changes within the range which does not deviate from the summary.
Claims (7)
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KR1019980010822A KR100279259B1 (en) | 1998-03-27 | 1998-03-27 | Array structure of LCD |
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1998
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Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
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US4917467A (en) * | 1988-06-16 | 1990-04-17 | Industrial Technology Research Institute | Active matrix addressing arrangement for liquid crystal display |
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