KR100278982B1

KR100278982B1 - Data input / output control circuit

Info

Publication number: KR100278982B1
Application number: KR1019970073186A
Authority: KR
Inventors: 양두식
Original assignee: 김영환; 현대반도체주식회사
Priority date: 1997-12-24
Filing date: 1997-12-24
Publication date: 2001-01-15
Also published as: KR19990053541A

Abstract

본 발명은 데이타 입출력 제어회로에 관한 것으로, 데이타 입력단에 데이타 출력 인에이블 신호가 입력되고, 클럭 입력단에 외부 클럭신호의 반전된 신호가 입력되는 제 1 디 플립플롭과; 상기 외부 클럭신호와 상기 제 1 디 플립플롭의 출력신호가 입력되며, 그 출력신호가 내부 클럭신호인 앤드 게이트와; 데이타 입력단에 상기 앤드 게이트의 출력신호가 입력되고, 클럭 입력단에 상기 외부 클럭신호가 소정의 지연수단에 의해 지연 입력되며, 그 출력신호가 제 2 디 플립플롭과; 데이타 버스로 데이타를 출력하는 회로블록에서 출력되는 신호가 입력되고, 상기 제 2 디 플립플롭의 출력신호에 의해 제어되어 상기 제 2 디 플립플롭의 출력신호가 로우레벨일 때에는 상기 회로블록의 출력 데이타를 상기 회로블록으로 피드백시키고, 상기 제 2 디 플립플롭의 출력신호가 로우레벨일 때에는 상기 회로블록의 출력 데이타를 상기 데이타 버스로 전달하는 스위칭부를 포함하여 이루어져서, 트라이스테이트 버퍼를 사용하지 않고 회로블록의 데이타 입출력 동작을 클럭신호에 동기시켜서 데이타 입출력 동작의 타이밍을 제어함으로써 데이타 입출력 시에 발생할 수 있는 에러를 방지함과 동시에 소비전력을 감소시키는 데이타 입출력 제어회로를 제공한다.The present invention relates to a data input / output control circuit, comprising: a first de flip-flop for inputting a data output enable signal to a data input terminal and an inverted signal of an external clock signal to a clock input terminal; An AND gate which receives the external clock signal and an output signal of the first flip-flop and whose output signal is an internal clock signal; An output signal of the AND gate is input to a data input terminal, the external clock signal is delayed input by a predetermined delay means to a clock input terminal, and the output signal is a second de-flip; When a signal output from a circuit block for outputting data to a data bus is input, and is controlled by an output signal of the second flip-flop, the output data of the circuit block when the output signal of the second flip-flop is low level. And a switching unit for feeding back to the circuit block and transferring the output data of the circuit block to the data bus when the output signal of the second di flip-flop is at a low level, thereby eliminating the use of a tristate buffer. By controlling the timing of the data input / output operation by synchronizing the data input / output operation with a clock signal, a data input / output control circuit which prevents an error that may occur during data input / output and at the same time reduces power consumption.

Description

Data input / output control circuit

본 발명은 데이타 입출력 제어회로에 관한 것으로, 데이타 버스를 통해 전송되는 데이타를 입력받거나 또는 데이타 버스로 데이타를 출력하는 회로블록의 데이타 입출력 타이밍을 제어하는 데이타 입출력 제어회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data input / output control circuit, and more particularly, to a data input / output control circuit for controlling data input / output timing of a circuit block which receives data transmitted through a data bus or outputs data to the data bus.

도 1은 종래의 데이타 입출력 제어계통을 나타낸 블록도이다. 도 1에 나타낸 바와 같이 종래의 데이타 입출력 제어계통은 두 개의 회로블록(10)(20)과 데이타 버스 사이에는 트라이스테이트 버퍼(TB1∼TB4)를 통하여 데이타가 입출력된다. 각각의 트라이스테이트 버퍼(TB1∼TB4)는 인에이블 신호(E1∼E4)에 의해 독립적으로 데이타를 전송한다. 일례로 회로블록(10)에서 데이타 버스로 데이타를 출력할 때는 인에이블 신호(E1)가 활성화되어 트라이스테이트 버퍼(TB1)를 턴 온 시킴으로써 회로블록(10)의 데이타가 데이타 버스로 출력된다. 반대로 회로블록(10)이 데이타 버스로부터 데이타를 입력받을 때는 인에이블 신호(E2)가 활성화되어 트라이스테이트 버퍼(TB2)를 턴 온 시킴으로써 데이타 버스의 데이타가 회로블록(10)에 입력된다. 또 다른 회로블록(20)의 경우도 마찬가지이다. 회로블록(20)에서 데이타 버스로 데이타를 출력할 때는 인에이블 신호(E3)가 활성화되어 트라이스테이트 버퍼(TB3)를 턴 온 시킴으로써 회로블록(20)의 데이타가 데이타 버스로 출력된다. 반대로 회로블록(20)이 데이타 버스로부터 데이타를 입력받을 때는 인에이블 신호(E4)가 활성화되어 트라이스테이트 버퍼(TB4)를 턴 온 시킴으로써 데이타 버스의 데이타가 회로블록(20)에 입력된다.1 is a block diagram illustrating a conventional data input / output control system. As shown in FIG. 1, in the conventional data input / output control system, data is input / output between two circuit blocks 10, 20 and a data bus through tri-state buffers TB1 to TB4. Each tri-state buffer TB1 to TB4 independently transfers data by the enable signals E1 to E4. For example, when data is output from the circuit block 10 to the data bus, the enable signal E1 is activated to turn on the tristate buffer TB1 so that the data of the circuit block 10 is output to the data bus. On the contrary, when the circuit block 10 receives data from the data bus, the enable signal E2 is activated to turn on the tristate buffer TB2 so that the data of the data bus is input to the circuit block 10. The same applies to the other circuit block 20. When outputting data from the circuit block 20 to the data bus, the enable signal E3 is activated to turn on the tri-state buffer TB3 so that the data of the circuit block 20 is output to the data bus. On the contrary, when the circuit block 20 receives data from the data bus, the enable signal E4 is activated to turn on the tristate buffer TB4 so that the data of the data bus is input to the circuit block 20.

이와 같이 트라이스테이트 버퍼를 이용하여 데이타 입출력동작을 제어하는 종래의 데이타 입출력 제어계통에서는 트라이스테이트 버퍼에 의한 소비전력의 증가가 불가피하고, 각각의 트라이스테이트 버퍼를 제어하는 인에이블 신호들이 동기되지 않기 때문에 이로 인하여 데이타 입출력 시에 에러발생 확률이 크게 증가한다.In the conventional data input / output control system which controls the data input / output operation using the tri-state buffer as described above, an increase in power consumption by the tri-state buffer is inevitable, and enable signals for controlling the respective tri-state buffers are not synchronized. This greatly increases the probability of error occurring during data input and output.

따라서 본 발명은 트라이스테이트 버퍼를 사용하지 않고 회로블록의 데이타 입출력 동작을 클럭신호에 동기시켜서 데이타 입출력 동작의 타이밍을 제어함으로써 데이타 입출력 시에 발생할 수 있는 에러를 방지함과 동시에 소비전력을 감소시키는 데이타 입출력 제어회로를 제공하는데 그 목적이 있다.Accordingly, the present invention controls the timing of data input / output operations by synchronizing the data input / output operations of a circuit block with a clock signal without using a tri-state buffer, thereby preventing errors that may occur during data input / output and reducing data consumption. Its purpose is to provide an input / output control circuit.

도 1은 종래의 데이타 입출력 제어계통을 나타낸 블록도.1 is a block diagram showing a conventional data input and output control system.

도 2는 본 발명에 따른 데이타 입출력 제어회로의 블록도.2 is a block diagram of a data input / output control circuit according to the present invention;

도 3은 도 2에 나타낸 본 발명에 따른 데이타 입출력제어회로를 나타낸 회로도.3 is a circuit diagram showing a data input / output control circuit according to the present invention shown in FIG.

도 4는 도 2에 나타낸 본 발명에 따라 스위칭부가 구비된 회로블록을 나타낸 블록도.Figure 4 is a block diagram showing a circuit block with a switching unit according to the invention shown in FIG.

도 5는 도 3에 나타낸 본 발명에 따른 데이타 입출력 제어회로의 입출력신호의 파형도.5 is a waveform diagram of an input / output signal of the data input / output control circuit according to the present invention shown in FIG.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

E1∼E6 : 인에이블 신호 TB1∼TB4 : 트라이스테이트 버퍼E1 to E6: Enable signal TB1 to TB4: Tri-state buffer

10∼40 : 회로블록 50, 60 : 데이타 입출력 제어회로10 to 40: circuit block 50, 60: data input / output control circuit

70 : 인버터 80, 100 : 디 플립플롭70: inverter 80, 100: flip flip flop

90 : 앤드 게이트 110 : 지연수단90: end gate 110: delay means

120 : 스위칭부 130 : 메인 블록120: switching unit 130: main block

이와 같은 목적의 본 발명은 데이타 입력단에 데이타 출력 인에이블 신호가 입력되고, 클럭 입력단에 외부 클럭신호의 반전된 신호가 입력되는 제 1 디 플립플롭과; 상기 외부 클럭신호와 상기 제 1 디 플립플롭의 출력신호가 입력되며, 그 출력신호가 내부 클럭신호인 앤드 게이트와; 데이타 입력단에 상기 앤드 게이트의 출력신호가 입력되고, 클럭 입력단에 상기 외부 클럭신호가 소정의 지연수단에 의해 지연 입력되며, 그 출력신호가 제 2 디 플립플롭과; 데이타 버스로 데이타를 출력하는 회로블록에서 출력되는 신호가 입력되고, 상기 제 2 디 플립플롭의 출력신호에 의해 제어되어 상기 제 2 디 플립플롭의 출력신호가 로우레벨일 때에는 상기 회로블록의 출력 데이타를 상기 회로블록으로 피드백시키고, 상기 제 2 디 플립플롭의 출력신호가 로우레벨일 때에는 상기 회로블록의 출력 데이타를 상기 데이타 버스로 전달하는 스위칭부를 포함하여 이루어진다.The present invention for this purpose includes a first de- flip-flop to which a data output enable signal is input to a data input terminal and an inverted signal of an external clock signal is input to a clock input terminal; An AND gate which receives the external clock signal and an output signal of the first flip-flop and whose output signal is an internal clock signal; An output signal of the AND gate is input to a data input terminal, the external clock signal is delayed input by a predetermined delay means to a clock input terminal, and the output signal is a second de-flip; When a signal output from a circuit block for outputting data to a data bus is input, and is controlled by an output signal of the second flip-flop, the output data of the circuit block when the output signal of the second flip-flop is low level. And a switching unit for feeding back to the circuit block and transferring the output data of the circuit block to the data bus when the output signal of the second flip-flop is at a low level.

이와 같이 이루어진 본 발명의 바람직한 실시에를 도 2 내지 도 5를 참조하여 설명하면 다음과 같다. 먼저 도 2는 본 발명에 따른 데이타 입출력 제어회로의 블록도이다. 도 2에 나타낸 바와 같이 데이타 버스와 회로블록(30)(40)은 단순한 데이타 전송라인으로 연결된다. 각 회로블록(30)(40)에는 각각 데이타 입출력 제어회로(50)(60)가 구비된다. 각 데이타 입출력 제어회로(50)(60)에는 외부 클럭신호(CLK_EXT)가 공통으로 입력된다. 또한 데이타 입출력 제어회로(50)(60)에는 각각 인에이블 신호(E5)(E6)가 입력된다. 데이타 입출력 제어회로(50)(60)의 출력신호로는 내부 클럭신호(CLK_INT1)(CLK_INT2)와 리셋 신호(RST1)(RST2)가 있으며, 각각 회로블록(30)(40)에 입력된다.Referring to Figures 2 to 5 a preferred embodiment of the present invention made as described above are as follows. 2 is a block diagram of a data input / output control circuit according to the present invention. As shown in FIG. 2, the data bus and the circuit blocks 30 and 40 are connected by simple data transmission lines. Each circuit block 30, 40 is provided with data input / output control circuits 50 and 60, respectively. The external clock signal CLK_EXT is commonly input to each of the data input / output control circuits 50 and 60. The enable signals E5 and E6 are input to the data input / output control circuits 50 and 60, respectively. The output signals of the data input / output control circuits 50 and 60 are internal clock signals CLK_INT1 and CLK_INT2 and reset signals RST1 and RST2, respectively, and are input to the circuit blocks 30 and 40, respectively.

도 3은 도 2에 나타낸 본 발명에 따른 데이타 입출력 제어회로를 나타낸 회로도이다. 도 3에 나타낸 바와 같이 디 플립플롭(80)의 데이타 입력단에는 인에이블 신호(E5)가 입력되며, 클럭 입력단에는 외부 클럭신호(CLK_EXT)가 인버터(70)에 의해 반전되어 입력된다. 따라서 디 플립플롭(80)에서는 외부 클럭신호(CLK_EXT)의 하강 모서리에서 데이타의 출력이 이루어진다(N2). 디 플립플롭(80)의 출력신호와 외부 클럭신호(CLK_EXT)는 앤드 게이트(90)에 입력된다. 또 다른 디 플립플롭(100)의 데이타 입력단에는 앤드 게이트(90)의 출력신호 즉 내부 클럭신호(CLK_INT1)가 입력되며, 클럭 입력단에는 지연수단(110)에 의해 지연된 외부 클럭신호(CLK_EXT)가 입력된다(N3). 지연수단(110)에 의해 지연된 외부 클럭신호(CLK_EXT)를 이용하여 디 플립플롭(100)의 데이타 출력동작을 구현하는 것은 디 플립플롭(80)을 경유하는 앤드 게이트(90)의 출력신호와 타이밍을 맞추기 위한 것이다. 디 플립플롭(100)의 출력신호(Q)는 액티브 로우의 리셋 신호(RST1)이다.3 is a circuit diagram illustrating a data input / output control circuit according to the present invention shown in FIG. 2. As shown in FIG. 3, the enable signal E5 is input to the data input terminal of the flip-flop 80, and the external clock signal CLK_EXT is inverted and input to the clock input terminal. Therefore, in the flip-flop 80, data is output at the falling edge of the external clock signal CLK_EXT (N2). The output signal of the de-flop flop 80 and the external clock signal CLK_EXT are input to the AND gate 90. The output signal of the AND gate 90, that is, the internal clock signal CLK_INT1, is input to the data input terminal of another flip-flop 100, and the external clock signal CLK_EXT delayed by the delay unit 110 is input to the clock input terminal. (N3). Using the external clock signal CLK_EXT delayed by the delay means 110 to implement the data output operation of the de-flip-flop 100, the output signal and timing of the AND gate 90 via the de-flip-flop 80 are implemented. Is to fit. The output signal Q of the flip-flop 100 is an active low reset signal RST1.

이와 같은 데이타 입출력 제어회로(50)에 의해 제어되는 회로블록(30)에는 리셋 신호(RST1)에 의해 제어되는 스위칭부(120)가 구비된다. 도 4는 도 2에 나타낸 본 발명에 따라 스위칭부가 구비된 회로블록(30)을 나타낸 블록도이다. 데이타 버스로부터 메인 블록(130)으로 입력되는 데이타는 일반 데이타 전송라인을 통하여 입력된다. 그러나 회로블록(30)의 메인 블록(130)에서 데이타 버스로 출력되는 데이타는 스위칭부(120)를 경유하도록 이루어진다. 스위칭부(120)는 리셋 신호(RST1)에 의해 제어되는데, 리셋 신호(RST1)가 하이레벨로 활성화된 동안에는 스위칭부(120)의 'L' 출력단으로 데이타가 출력되어 메인 블록(130)에 피드백된다. 반대로 리셋 신호(RST1)가 로우 레벨로 활성화된 경우에는 스위칭부(120)의 'H' 출력단으로 데이타가 출력되어 데이타 버스에 전달된다. 메인 블록(130)은 내부 클럭신호(CLK_INT1)에 의해 제어된다.The circuit block 30 controlled by the data input / output control circuit 50 is provided with a switching unit 120 controlled by the reset signal RST1. 4 is a block diagram illustrating a circuit block 30 having a switching unit according to the present invention shown in FIG. 2. Data input from the data bus to the main block 130 is input via a general data transmission line. However, the data output from the main block 130 of the circuit block 30 to the data bus is made to pass through the switching unit 120. The switching unit 120 is controlled by the reset signal RST1. While the reset signal RST1 is activated at a high level, data is output to the 'L' output terminal of the switching unit 120 and fed back to the main block 130. do. In contrast, when the reset signal RST1 is activated at a low level, data is output to the 'H' output terminal of the switching unit 120 and transferred to the data bus. The main block 130 is controlled by the internal clock signal CLK_INT1.

도 5는 도 3에 나타낸 본 발명에 따른 데이타 입출력 제어회로의 입출력신호의 파형도이다. 도 5(1)은 외부 클럭신호(CLK_EXT)이며, 도 5(2)는 외부 클럭신호(CLK_EXT)가 인버터(70)에 의해 반전된 신호이다. 도 5(3)은 인에이블 신호(E5)인데, 이 인에이블 신호(E5)가 하이레벨에서 로우레벨로 천이한 다음 바로 이어지는 외부 클럭신호(CLK_EXT)의 하강 모서리에서 디 플립플롭(80)의 출력신호가 도 5(4)에 나타낸 것처럼 로우레벨로 된다. 앤드 게이트(90)는 디 플립플롭(80)의 출력신호와 외부 클럭신호(CLK_EXT)가 모두 하이레벨인 경우에만 하이레벨의 신호를 출력한다. 따라서 디 플립플롭(80)의 출력신호가 로우레벨인 상태에서는 앤드 게이트(90)의 출력신호 역시 로우레벨이다. 결과적으로 앤드 게이트(90)의 출력신호가 데이타 신호로 입력되는 디 플립플롭(100)의 출력신호인 리셋 신호(RST1) 역시 로우레벨이다. 따라서 도 4의 블록도에서 메인 블록에서 출력되는 데이타는 스위칭부(120)의 'L'출력단으로 출력되어 메인 블록(130)에 피드백된다.5 is a waveform diagram of an input / output signal of the data input / output control circuit according to the present invention shown in FIG. FIG. 5 (1) shows an external clock signal CLK_EXT, and FIG. 5 (2) shows a signal in which the external clock signal CLK_EXT is inverted by the inverter 70. As shown in FIG. FIG. 5 (3) shows the enable signal E5. The enable signal E5 transitions from the high level to the low level and immediately follows the falling edge of the external clock signal CLK_EXT. The output signal goes low as shown in Fig. 5 (4). The AND gate 90 outputs a high level signal only when both the output signal of the de-flip flop 80 and the external clock signal CLK_EXT are high level. Therefore, when the output signal of the de-flip flop 80 is at the low level, the output signal of the AND gate 90 is also at the low level. As a result, the reset signal RST1, which is the output signal of the flip-flop 100, to which the output signal of the AND gate 90 is input as the data signal, is also at a low level. Therefore, in the block diagram of FIG. 4, data output from the main block is output to the 'L' output terminal of the switching unit 120 and fed back to the main block 130.

이 상태에서 도 5(3)의 인에이블 신호(E5)가 하이레벨로 천이하면 바로 다음에 이어지는 외부 클럭신호(CLK_EXT)의 하강모서리에서 디 플립플롭(80)의 출력신호가 하이레벨로 된다. 따라서 앤드 게이트(90)의 출력신호인 내부 클럭신호(CLK_INT1)는 외부 클럭신호(CLK_EXT)와 동위상이다. 따라서 내부 클럭신호(CLK_INT1)가 하이레벨로 천이함과 동시에 디 플립플롭(100)의 출력신호인 리셋 신호(RST1) 역시 하이레벨로 된다. 인에이블 신호(E5)가 하이레벨인 상태에서 디 플립플롭(80)의 출력은 외부 클럭신호(CLK_EXT)의 하강 모서리에서 이루어지고, 디 플립플롭(100)의 출력은 외부 클럭신호(CLK_EXT)의 상승 모서리에서 이루어지기 때문에 이 경우에 디 플립플롭(100)의 출력신호인 리셋 신호(RST1)는 항상 하이레벨이다. 따라서 메인블록(130)에서 출력되는 데이타가 스위칭부(120)의 'H'출력단으로 데이타 버스에 전달되는 것이다. 또한 메인블록(130)에서의 데이타 입출력 동작은 내부 클럭신호(CLK_INT1)에 의해 동기된다. 내부 클럭신호(CLK_INT1)는 외부 클럭신호(CLK_EXT)와 동위상이기 때문에 메인블록(130)의 데이타 출력은 외부 클럭신호(CLK_EXT)에 동기되는것과 같다. 이상의 설명에서 알 수 있듯이, 본 발명에 따른 데이타 입출력 제어회로는 회로블록에서 데이타 버스로의 데이타 출력동작을 클럭신호에 정확하게 동기시킬수 있다.In this state, when the enable signal E5 of FIG. 5 (3) transitions to the high level, the output signal of the de-flip-flop 80 becomes the high level at the falling edge of the next external clock signal CLK_EXT. Therefore, the internal clock signal CLK_INT1 which is the output signal of the AND gate 90 is in phase with the external clock signal CLK_EXT. Therefore, while the internal clock signal CLK_INT1 transitions to a high level, the reset signal RST1, which is an output signal of the de-flip flop 100, also becomes a high level. When the enable signal E5 is at a high level, the output of the de-flip flop 80 is generated at the falling edge of the external clock signal CLK_EXT, and the output of the de-flop flop 100 is output of the external clock signal CLK_EXT. In this case, the reset signal RST1, which is an output signal of the de-flop flop 100, is always at a high level because it is at the rising edge. Therefore, the data output from the main block 130 is transferred to the data bus to the 'H' output terminal of the switching unit 120. In addition, the data input / output operation in the main block 130 is synchronized by the internal clock signal CLK_INT1. Since the internal clock signal CLK_INT1 is in phase with the external clock signal CLK_EXT, the data output of the main block 130 is equal to the external clock signal CLK_EXT. As can be seen from the above description, the data input / output control circuit according to the present invention can accurately synchronize the data output operation from the circuit block to the data bus to the clock signal.

따라서 본 발명은 트라이스테이트 버퍼를 사용하지 않고 회로블록의 데이타 입출력 동작을 클럭신호에 동기시켜서 데이타 입출력 동작의 타이밍을 제어함으로써 데이타 입출력 시에 발생할 수 있는 에러를 방지함과 동시에 소비전력을 감소시키는 데이타 입출력 제어회로를 제공한다.Accordingly, the present invention controls the timing of data input / output operations by synchronizing the data input / output operations of a circuit block with a clock signal without using a tri-state buffer, thereby preventing errors that may occur during data input / output and reducing data consumption. Provide an input / output control circuit.

Claims

A first di flip-flop to which a data output enable signal is input to the data input terminal and an inverted signal of an external clock signal is input to the clock input terminal; An AND gate which receives the external clock signal and the output signal of the first flip-flop and whose output signal is an internal clock signal; An output signal of the AND gate is input to a data input terminal, the external clock signal is delayed input to a clock input terminal by a predetermined delay means, and the output signal is a second di flip-flop; A signal output from a circuit block for outputting data to a data bus is input, and is controlled by an output signal of the second di flip-flop so that the output data of the circuit block when the output signal of the second di flip-flop is low level. And a switching unit for feeding back to the circuit block and transferring the output data of the circuit block to the data bus when the output signal of the second flip-flop is at a high level.

The data input / output control circuit according to claim 1, wherein a data output operation of said circuit block is synchronized with said internal clock signal.