KR100277627B1 - AC signal generating circuit of liquid crystal driver - Google Patents
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Abstract
본 발명은 액정표시장치의 구동회로에 제공하는 극성반전신호(교류화신호)의 발생회로에 관한 것으로, 퍼스날컴퓨터 본체로부터 래치클럭(CL1)을 입력하여 카운트한 후 프레임클럭(FRM)이 입력될 때까지 래치클럭(CL1)을 블랭크하여 브랭크가 삽입된 래치클럭(CL')을 발생하는 래치블랭크 발생기와 블랭크가 삽입된 래치클럭을 분주하여 비주기적인 교류화신호(M')를 출력하는 분주기를 구비하여 래치클럭(CL1)에 블랭크를 발생한 후, 분주하여 비주기적인 교류화신호(M')를 발생하여 액정패널에 제공하여 화면에 얼룩이 발생하는 것을 방지한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit for generating a polarity inversion signal (alternating signal) provided to a driving circuit of a liquid crystal display device. The latch clock generator blanks the latch clock CL1 to generate the latch clock CL 'with the blank inserted therein, and divides the latch clock with the blank inserted to output the aperiodic alternating signal M'. A divider is provided to generate a blank in the latch clock CL1, and then divided to generate an aperiodic alternating signal M 'to be provided to the liquid crystal panel to prevent staining on the screen.
Description
제1도는 종래의 래치 클럭을 분주하여 교류화신호를 구동기에 인가하는 장치를 도시한 개략도이고,1 is a schematic diagram showing an apparatus for dividing a conventional latch clock and applying an alternating signal to a driver,
제2도는 종래의 프레임 주파수를 분주하여 교류화신호를 구동기에 인가하는 장치를 도시한 개략도이고,2 is a schematic diagram showing an apparatus for dividing a conventional frame frequency to apply an AC signal to a driver,
제3도는 문턱전압(Vth)과 주파수 특성과의 관계를 도시한 그래프이고,3 is a graph showing the relationship between the threshold voltage (Vth) and the frequency characteristics,
제4a, 4b도는 제1도의 장치의 동작을 설명하기 위하여 도시한 타이밍도이고,4a and 4b are timing diagrams for explaining the operation of the apparatus of FIG.
제5a, 5b도는 제2도의 장치의 동작을 설명하기 위하여 도시한 타이밍도이고,5a and 5b are timing diagrams shown for explaining the operation of the apparatus of FIG.
제6도는 본 발명에 의한 액정 구동기의 교류화신호 발생회로를 도시한 개략도이고,6 is a schematic diagram showing an AC signal generating circuit of the liquid crystal driver according to the present invention;
제7도는 제6도에 도시한 래치 블랭크 발생기의 예를 도시한 회로도이고,FIG. 7 is a circuit diagram showing an example of the latch blank generator shown in FIG.
제8도는 제6도에 도시한 분주기의 예를 도시한 회로도이고,FIG. 8 is a circuit diagram showing an example of the divider shown in FIG.
제9a∼9g도는 본 발명에 의한 제6도의 장치의 각 부분에서의 동작 신호파형을 도시한 타이밍도이다.9A to 9G are timing charts showing operation signal waveforms in the respective parts of the apparatus of FIG. 6 according to the present invention.
본 발명은 액정표시장치의 구동회로에 관한 것으로, 특히 극성반전신호(교류화신호)발생회로에 관한 것이다.The present invention relates to a driving circuit of a liquid crystal display device, and more particularly to a polarity inversion signal (alternating signal) generating circuit.
일반적으로 액정표시소자를 시분할하여 구동하는 경우에 전압평균화법이 이용되고 있으며, 액정층에 인가된 전압은 그 액정층이 평균 DC레벨을 갖지 않도록 극성반전신호(이하 교류화신호라고도 한다)를 인가한다. 즉, 액정의 직류전압의 축적으로 인한 화학적 열화현상을 방지하기 위하여 구동전압을 교류화하여 평균적인 직류전압의 레벨은 '0'이되게 한다.In general, a voltage averaging method is used when time-divisionally driving a liquid crystal display, and a voltage applied to the liquid crystal layer applies a polarity inversion signal (hereinafter referred to as an altered signal) so that the liquid crystal layer does not have an average DC level. do. That is, in order to prevent chemical degradation due to the accumulation of the DC voltage of the liquid crystal, the driving voltage is altered so that the average level of the DC voltage is '0'.
제1도는 종래의 래치 클럭을 분주하여 교류화신호로 구동기에 인가하는 장치를 도시한 개략도로서, 제어신호버퍼(2)와 분주기(3)와 액정패널(4)을 구비하여 액정패널(4)에 내장된 구동기에 교류화신호(M)를 제공한다.FIG. 1 is a schematic diagram showing an apparatus for dividing a conventional latch clock and applying it as an altered signal to a driver. The liquid crystal panel 4 includes a control signal buffer 2, a divider 3, and a liquid crystal panel 4; Provides an AC signal (M) to the driver built in the C).
제1도에 있어서, 외부의 제어신호원(PC본체등)(미도시)으로부터 액정패널(이하 LCD라고도 한다)를 제어하는 데이터(Data), 래치클럭(latch clock:CL1), 시프트클럭(Shift clock:CL2), 프레임클럭(frame clocl:FRM)이 입력단자(1)를 통해 제어신호버퍼(2)로 입력된다. 제어신호버퍼(2)는 제어신호원(PC본체등)(미도시)으로부터 입력되는 데이터 및 클럭과 같은 제어신호를 버퍼링하여 출력한다.In FIG. 1, data (Latch clock: CL1) and shift clock (Shift) for controlling the liquid crystal panel (hereinafter referred to as LCD) from an external control signal source (PC body, etc.) (not shown). clock: CL2) and frame clocl: FRM are input to the control signal buffer 2 through the input terminal 1. The control signal buffer 2 buffers and outputs a control signal such as a clock and data input from a control signal source (PC main body, etc.) (not shown).
분주기(3)는 제어신호버퍼(2)로부터 래치클럭(CL1)을 입력하고, 입력한 래치클럭(CL1)을 필요한 만큼 분주하여 교류화신호(M)를 발생하여 LCD(4)의 게이트 및 소스드라이버로 출력한다.The divider 3 inputs the latch clock CL1 from the control signal buffer 2 and divides the input latch clock CL1 as necessary to generate the AC signal M to generate the gate of the LCD 4 and the gate. Output to source driver.
LCD(4)는 제어신호버퍼(2)로부터 소스 드라이버측으로 데이터와 래치클럭(CL1)과 시프트클럭(CL2)을 입력하고, 게이트 드라이버측으로 프레임 클럭(FRM)과 래치클럭(CL1)을 입력한다. 또한 분주기(2)로부터 소스 드라이버와 게이트 드라이버측으로 각각 교류화신호(M)를 입력하여 화상을 표시한다.The LCD 4 inputs data, the latch clock CL1 and the shift clock CL2 from the control signal buffer 2 to the source driver side, and inputs the frame clock FRM and the latch clock CL1 to the gate driver side. Further, the AC signal M is input from the divider 2 to the source driver and the gate driver, respectively, to display an image.
제2도는 종래의 프레임클럭(FRM)을 분주하여 교류화신호(M)를 발생하여 구동기에 인가하는 장치를 도시한 개략도로서, 제어신호버퍼(2')와 분주기(3')와 액정패널(4')을 구비하여 액정패널(4')에 내장된 구동기에 극히 낮은 주파수(통상 60Hz 이하)의 교류화신호(M)를 제공한다.FIG. 2 is a schematic diagram showing an apparatus for dividing a conventional frame clock FRM to generate an AC signal M and applying the same to a driver. The control signal buffer 2 ', the divider 3' and the liquid crystal panel are shown in FIG. 4 'is provided to provide the AC signal M of extremely low frequency (typically 60 Hz or less) to the driver incorporated in the liquid crystal panel 4'.
제2도에 있어서, 외부의 제어신호원(PC본체등)(미도시)으로부터 LCD(4')를 제어하는 데이터, 래치클럭(CL1), 시프트클럭(CL2), 프레임클럭(FRM)이 입력단자(1')를 통해 제어신호버퍼(2')로 입력된다. 제어신호버퍼(2')는 제어신호원(PC본체등)(미도시)으로부터 입력되는 데이터 및 클럭과 같은 제어신호를 버퍼링하여 출력한다.2, data for controlling the LCD 4 'from an external control signal source (PC main body, etc.) (not shown), latch clock CL1, shift clock CL2, and frame clock FRM are inputted. It is input to the control signal buffer 2 'via the terminal 1'. The control signal buffer 2 'buffers and outputs a control signal such as a clock and data input from a control signal source (PC main body, etc.) (not shown).
분주기(3')는 제어신호버퍼(2')로부터 프레임클럭(FRM)(통상 60∼120Hz)을 입력하고, 입력한 프레임클럭(FRM)을 필요한 만큼 분주하여 교류화신호(M)을 발생하여 LCD(4')의 게이트 및 소스 드라이버로 출력한다.The divider 3 'inputs a frame clock FRM (typically 60 to 120 Hz) from the control signal buffer 2' and divides the input frame clock FRM as necessary to generate the AC signal M. To the gate and source driver of the LCD 4 '.
LCD(4')는 제어신호버퍼(2')로부터 소스 드라이버측으로 데이터(Data)와 래치클럭(CL1)과 시프트클럭(CL1)을 입력하고, 게이트 드라이버측으로 프레임 클럭(FRM)와 래치클럭(CL1)을 입력한다. 또한 분주기(3')로부터 소스 드라이버와 게이트 드라이버측으로 각각 교류화신호(M)를 입력하여 화상을 표시한다.The LCD 4 'inputs the data Data, the latch clock CL1 and the shift clock CL1 from the control signal buffer 2' to the source driver, and the frame clock FRM and latch clock CL1 to the gate driver. Enter). Furthermore, the AC signal M is input from the divider 3 'to the source driver and the gate driver, respectively, to display an image.
한편, 액정(LCD)의 문턱전압(Vth)은 주파수에 의존하는 특성이 있으므로, 액정의 문턱전압(Vth)이 저주파측에서 크게 강하하여 표시패턴의 얼룩(cross-talk)이 발생하기 쉬운 단점이 있다.On the other hand, since the threshold voltage Vth of the liquid crystal LCD has a frequency-dependent characteristic, the threshold voltage Vth of the liquid crystal drops greatly on the low frequency side, which causes cross-talk of the display pattern. have.
제3도는 문턱전압(Vth)의 주파수 의존성을 설명하기 위하여 도시한 그래프로서, 횡축은 주파수(단위Hz)를 나타내고, 종축은 문턱전압(Vth)(단위V)을 나타낸다. 제3도의 그래프에 도시된 바와 같이 액정의 문턱전압(Vth)은 약 100 Hz 이하의 저주파영역에서 급속히 감소하고, 4000Hz 이상의 고주파 영역에서 급속히 증가하며, 100Hz∼200Hz 영역에서 완만히 상승하는 특성을 가지는 것으로 알려져 있다.3 is a graph for explaining the frequency dependence of the threshold voltage (Vth), the horizontal axis represents the frequency (unit Hz), the vertical axis represents the threshold voltage (Vth) (unit V). As shown in the graph of FIG. 3, the threshold voltage Vth of the liquid crystal rapidly decreases in the low frequency region of about 100 Hz or less, rapidly increases in the high frequency region of 4000 Hz or more, and gradually rises in the 100 Hz to 200 Hz region. Known.
제4a, 4b도는 제1도의 장치에 의한 입출력 신호를 도시한 타이밍도로서, 제4a도는 래치클럭(CL1)을 도시한 타이밍도이고, 제4b도는 제4a도를 분주하여 발생된 교류화신호를 도시한 것으로 주기적인 것을 알 수 있다.4a and 4b are timing diagrams showing input and output signals by the apparatus of FIG. 1, and FIG. 4a is a timing diagram showing latch clock CL1, and FIG. 4b is an alternate signal generated by dividing FIG. 4a. It can be seen that the illustration is periodic.
제5a, 5b도는 제2도의 장치에 의한 입출력신호를 도시한 타이밍도로서, 제5a도는 프레임클럭을 도시한 것으로 통상 60Hz∼120Hz이고, 제5b도는 제5a도의 프레임클럭을 분주하여 발생한 교류화신호를 도시한 것으로 저주파 신호인 것을 알 수 있다.5A and 5B are timing diagrams showing input and output signals by the apparatus of FIG. 2, and FIG. 5A shows a frame clock, which is typically 60 Hz to 120 Hz, and FIG. 5B shows an AC signal generated by dividing the frame clock of FIG. As shown, it can be seen that it is a low frequency signal.
이와 같이 종래의 교류화신호 발생회로에 있어서, 래치클럭을 분주하여 사용하는 방식은 특정한 주사선에서 반복된 극성 반전으로 인한 표시얼룩이 발생하기 쉬운 단점이 있고, 프레임 클럭을 분주하여 사용하는 방식에서는 문턱전압(Vth)의 주파수 의존성에서 기인한 저주파 영역에서의 표시 패턴의 얼룩이 발생하는 단점이 있었다.As described above, in the conventional AC signal generating circuit, the method of dividing the latch clock tends to cause display stains due to repeated polarity inversion on a specific scan line. In the method of dividing the frame clock, the threshold voltage is used. There was a disadvantage in that the display pattern was uneven in the low frequency region due to the frequency dependence of (Vth).
따라서 본 발명의 목적은 상기와 같은 종래의 문제점을 해결하기 위하여 래치클럭을 분주하여 고주파를 사용하고, 래치 블랭크를 이용하여 비주기적인 반전 주파수를 인가하는 교류화신호 발생회로를 제공하는데 있다.Accordingly, an object of the present invention is to provide an alternating signal generating circuit that divides a latch clock to use a high frequency and applies an aperiodic inverted frequency by using a latch blank.
상기 목적을 달성하기 위하여 본 발명의 장치는 제어신호원으로부터 데이터(Data)와 래치클럭(CL1)과 시프트클럭(CL2)과 프레임클럭(FRM)을 입력하는 액정패널의 구동회로에 있어서,In order to achieve the above object, the apparatus of the present invention is a liquid crystal panel driving circuit for inputting data (Data), latch clock (CL1), shift clock (CL2), and frame clock (FRM) from a control signal source.
상기 래치클럭(CL1)을 입력하여 소정의 수 만큼 카운트한 후 상기 프레임클럭(FRM)이 입력될 때까지 래치클럭(CL1)을 블랭크(Blank)하여 블랭크가 삽입된 래치클럭(CL')을 발생하는 래치블랭크 발생기; 및After the latch clock CL1 is input and counted by a predetermined number, the latch clock CL1 is blanked until the frame clock FRM is input to generate the latch clock CL 'with the blank inserted therein. A latch blank generator; And
상기 블랭크가 삽입된 래치클럭(Cl')을 입력하여 소정의 단계로 분주하여 비주기적인 교류화신호(M')를 출력하는 분주기를 구비하여A divider for inputting the latch clock (Cl ') into which the blank is inserted and dividing it into a predetermined step to output an aperiodic alternating signal (M');
상기 래치클럭(CL1)에 블랭크를 발생한 후, 분주하여 비주기적인 교류화신호(M')를 발생하여 상기 액정패널에 제공하는 것을 특징으로 한다.After the blank is generated in the latch clock CL1, it is divided and generated to generate an aperiodic alternating signal M 'to be provided to the liquid crystal panel.
이어서 첨부한 도면을 참조하여 본 발명의 장치를 상세히 설명하기로 한다.Next, the apparatus of the present invention will be described in detail with reference to the accompanying drawings.
제6도는 본 발명에 의한 교류화신호(M') 발생회로를 도시한 개략도로서, 제어신호버퍼(12)와 래치클랭크발생기(13)와 분주기(14)와 LCD(15)를 구비한다.6 is a schematic diagram showing an alternating signal M 'generation circuit according to the present invention, which includes a control signal buffer 12, a latch crank generator 13, a divider 14, and an LCD 15. As shown in FIG.
본 발명의 회로는 저주파영역에서의 문턱전압(Vth)의 저하로 인한 표시얼룩을 방지하기 위하여 래치클럭(CL1)을 다(多) 분주하여 100Hz 이상의 고주파신호를 인가하고, 액정패널(15)에 인가되는 극성반전신호의 반전시점이 액정패널(15)의 특정한 주사선에 고정되어 발생하는 표시얼룩을 방지하기 위하여 래치클럭(CL1)에 블랭크를 발생한후 분주하여 비주기적인 교류화신호(M')를 액정패널(15)에 인가한다.The circuit of the present invention multiplies the latch clock CL1 in order to prevent display spots due to the lowering of the threshold voltage Vth in the low frequency region, and applies a high frequency signal of 100 Hz or more to the liquid crystal panel 15. In order to prevent display stains caused by the inversion of the polarity inversion signal applied to a specific scan line of the liquid crystal panel 15, a blank is generated in the latch clock CL1 and then divided to generate an aperiodic alteration signal M '. Is applied to the liquid crystal panel 15.
즉, 제6도에 있어서, 외부의 제어신호원(PC본체등)(미도시)으로부터 입력단자(11)를 통해 LCD(15)를 제어하는 데이터(Data), 래치클럭(CL1), 시프트클럭(CL2), 프레임 클럭(FRM)이 제어신호버퍼(12)로 입력된다. 제어신호버퍼(12)는 제어신호원(PC본체등)(미도시)으로부터 입력되는 데이터 및 클럭과 같은 제어신호를 버퍼링하여 출력한다.That is, in FIG. 6, data (Data), latch clock (CL1), and shift clock for controlling the LCD 15 via the input terminal 11 from an external control signal source (PC main body, etc.) (not shown). CL2 and the frame clock FRM are input to the control signal buffer 12. The control signal buffer 12 buffers and outputs a control signal such as a clock and data input from a control signal source (PC body, etc.) (not shown).
래치 블랭크 발생기(13)는 제어신호버퍼(12)로부터 래치클럭(CL1)을 입력하여 소정의 횟수(본 발명의 실시예에서는 240)를 카운트한 다음 제어신호버퍼(12)로부터 프레임클럭(FRM)이 입력될 때까지 래치클럭(CL1)에 블랭크를 발생하여 블랭크(Blank)가 삽입된 래치클럭(CL')을 분주기(14)로 출력한다.The latch blank generator 13 inputs the latch clock CL1 from the control signal buffer 12 to count a predetermined number of times (240 in the embodiment of the present invention), and then the frame clock FRM from the control signal buffer 12. A blank is generated in the latch clock CL1 until this is input, and the latch clock CL 'into which the blank is inserted is outputted to the divider 14.
분주기(14)는 래치블랭크발생기(13)로부터 블랭크가 삽입된 래치클럭(CL1')을 입력하고, 입력한 래치클럭(CL1')을 필요한 만큼(본 발명의 실시예에서는 2분주) 분주하여 블랭크의 삽입으로 비주기적인 교류화신호(M')를 발생하여 LCD(15)의 게이트 및 소스 드라이버로 출력한다.The divider 14 inputs the latch clock CL1 'into which the blank is inserted from the latch blank generator 13, and divides the input latch clock CL1' as much as necessary (two divisions in the embodiment of the present invention). The insertion of the blank generates an aperiodic alteration signal M 'and outputs it to the gate and source drivers of the LCD 15.
LCD(15)는 제어신호버퍼(12)로부터 소스 드라이버측으로 데이터(Data)와 래치클럭(CL1)과 시프트클럭(CL2)을 입력하고, 게이트 드라이버측으로 프레임 클럭(FRM)과 래치클럭(CL1)을 입력한다. 또한 분주기(14)로부터 소스 드라이버와 게이트 드라이버측으로 각각 비주기적인 교류화신호(M')를 입력하여 화상을 표시한다.The LCD 15 inputs the data Data, the latch clock CL1 and the shift clock CL2 from the control signal buffer 12 to the source driver side, and the frame clock FRM and the latch clock CL1 to the gate driver side. Enter it. In addition, an aperiodic alteration signal M 'is input from the divider 14 to the source driver and the gate driver, respectively, to display an image.
제7도는 제6도에 도시한 래치블랭크 발생기의 예를 도시한 회로도로서, 제1 카운터(U1A)와 제2 카운터(U1B)와 제1 앤드게이트(U3A)와 제2 앤드게이트(U3B)와 D플립플롭(U2)과 제1인버터(22)와 제2인버터(23)를 구비하여 래치클럭(CL1)을 240개 카운트한 후 프레임클럭(FRM)이 인가될 때까지 래치클럭(CL1)에 블랭크(Blank)를 형성한다.FIG. 7 is a circuit diagram showing an example of the latch blank generator shown in FIG. 6, and includes a first counter U1A, a second counter U1B, a first end gate U3A, a second end gate U3B, D flip-flop U2, first inverter 22, and second inverter 23 are provided to count 240 latch clocks CL1, and then to latch clock CL1 until frame clock FRM is applied. Form a blank.
래치클럭(CL1)은 입력단자(21)와 제1인버터(22)를 통해 제1카운터(U1A)의 'A1' 단자로 입력된다. 제1카운터(U1A)는 16진 카운터로서본 발명의 실시예에서는 74HC393(2개의 16진 카운터로 구성됨)으로 구현한다. 제1카운터(U1A)의 출력단자'QD'는 제2카운터(U1B)의 단자 'A2'와 연결되고, 프레임클럭(FRM)은 제1카운터(U1A)와 제2카운터(U1B)의 CLR단자와 연결되고, 제1카운터(U1A) 자체의 단자 'CLR' 와 입력단자(20)으로 연결되고, 제2인버터(23)를 통해 D플립플롭(U2)의 단자 '/R'에 연결된다. 제2카운터(U1B)는 제1카운터(U1A)와 동일한 16진 카운터로서 74HC393으로 구현한다. 제2카운터(U1B)의 출력단자 QA, QB, QC, QD는 제1앤드게이트(U3A)로 연결되고 제1앤드게이트(U3A)의 출력은 D플립플롭(U2)의 단자 'CK'로 연결된다. D플립플롭(U2)의 단자 'D'와 '/PR'은 '하이'로 풀업되고, D플립플롭(U2)의 출력단자 '/Q'는 제2앤드게이트(U3B)로 연결된다. 이러한 구성을 가지는 래치블랭크 발생기(13)의 동작을 살펴보면 입력단자(21)를 통해 래치클럭(CL1)이 입력되면 제1, 제2카운터(U1A, U1B)로 카운트하여 240까지 카운트 한 후 래치클럭(CL1)에 블랭크를 삽입하고, 입력단자(20)를 통해 프레임클럭(FRM)이 들어오면 블랭크의 삽입을 중지한다. 즉, 제2앤드게이트(U3B)는 D플리플롭(U2)의 출력(/Q)신호에 따라 단자 '/Q'의 신호가 '하이'이면 입력단자(21)로 입력되는 래치클럭(CL1)을 그대로 통과시키고, 단자 '/Q'의 신호가 '로우'이면 입력단자(21)로 입력되는 래치클럭(CL1)을 차단하여 블랭크를 삽입하여 출력단자(24)로 출력한다.The latch clock CL1 is input to the 'A1' terminal of the first counter U1A through the input terminal 21 and the first inverter 22. The first counter U1A is a hexadecimal counter and is implemented as 74HC393 (consisting of two hexadecimal counters) in the embodiment of the present invention. The output terminal Q D ′ of the first counter U1A is connected to the terminal A2 of the second counter U1B, and the frame clock FRM is connected to the CLR of the first counter U1A and the second counter U1B. It is connected to the terminal, and is connected to the terminal 'CLR' of the first counter (U1A) itself and the input terminal 20, and is connected to the terminal '/ R' of the D flip-flop (U2) through the second inverter (23). . The second counter U1B is implemented as 74HC393 as the same hexadecimal counter as the first counter U1A. Output terminals Q A , Q B , Q C , and Q D of the second counter U1B are connected to the first and gate U3A, and the output of the first and gate U3A is connected to the terminal 'of the D flip-flop U2. Connected to CK '. The terminals 'D' and '/ PR' of the D flip-flop U2 are pulled up to 'high', and the output terminal '/ Q' of the D flip-flop U2 is connected to the second and gate U3B. Referring to the operation of the latch blank generator 13 having such a configuration, when the latch clock CL1 is input through the input terminal 21, the latch clock generator 13 counts the first and second counters U1A and U1B to count 240 and then latches the latch clock. The blank is inserted into the CL1 and the insertion of the blank is stopped when the frame clock FRM enters through the input terminal 20. That is, the second and gate U3B receives the latch clock CL1 input to the input terminal 21 when the signal of the terminal '/ Q' is 'high' according to the output (/ Q) signal of the D flip-flop U2. Pass through as it is, and when the signal of the terminal '/ Q' is 'low', the latch clock CL1 inputted to the input terminal 21 is cut off and a blank is inserted to output the output terminal 24.
제8도는 제6도에 도시한 분주기의 예를 도시한 회로도로서, 입력단자(25)를 통해 입력되는 블랭크가 포함된 래치클럭(CL1')을 카운트하는 동기카운터(U4)와 D플립플롭(U5)을 구비하여 블랭크가 삽입된 래치클럭(CL1')을 분주하여 비주기적인 교류화신호(M')를 발생하여 출력단자(27)로 출력한다. 본 발명의 실시예에서는 동기카운터(U4)로 74HC40103을 사용하고, D플립플롭(U5)으로는 74HC74를 사용한다. 이러한 분주기(14)의 동작은 이미 널리 알려진 바와 같다.FIG. 8 is a circuit diagram showing an example of the frequency divider shown in FIG. 6, in which a synchronization counter U4 and a D flip-flop count the latch clock CL1 'including a blank input through the input terminal 25. FIG. U5 is provided to divide the latch clock CL1 'into which the blank is inserted to generate an aperiodic alteration signal M', and output the result to the output terminal 27. In the embodiment of the present invention, 74HC40103 is used as the synchronous counter U4 and 74HC74 is used as the D flip-flop U5. The operation of this divider 14 is as already well known.
제9a∼9g도는 본 발명에 의한 제6도의 실시예의 각 부분에서의 동작 신호파형을 도시한 타이밍도이다. 제9a도는 제어신호원 (PC)으로부터 입력되는 프레임클럭(FRM)을 도시한 타이밍도로서, 약 60HZ∼120Hz의 구형파 펄스이다. 제9b도는 제어신호원(PC)으로부터 입력되는 래치클럭(CL1)을 도시한 타이밍도이고, 제9c도는 제9b도의 래치클럭(CL1)이 반전된 것(/CL1)을 도시한 타이밍도이다. 제9d도는 제7도의 D플립플롭(U2)의 단자 'CK'에 나타나는 신호를 도시한 타이밍도이고, 제9e도는 제7도의 D플립플롭(U2)의 단자 '/Q'에서 나타나는 신호를 도시한 타이밍도이다. 제9f도는 제7도의 제2앤드게이트(U3B)의 출력으로 블랭크가 삽입된 래치클럭(CL1')신호를 도시한 타이밍도이고, 제9G도는 제6도의 분주기(14)의 출력으로 제9F도의 신호가 2분주되어 발생하는 비주기적인 교류화신호(M')를 도시한 타이밍도이다.9A to 9G are timing charts showing the operation signal waveforms in the respective parts of the embodiment of FIG. 6 according to the present invention. 9A is a timing diagram showing a frame clock FRM input from the control signal source PC, which is a square wave pulse of about 60 HZ to 120 Hz. FIG. 9B is a timing diagram showing the latch clock CL1 input from the control signal source PC, and FIG. 9C is a timing diagram showing the latch clock CL1 in FIG. 9B being inverted (/ CL1). FIG. 9D is a timing diagram showing a signal appearing at terminal 'CK' of D flip-flop U2 in FIG. 7, and FIG. 9E shows a signal appearing at terminal '/ Q' of D flip-flop U2 in FIG. One timing diagram. FIG. 9F is a timing diagram showing a latch clock CL1 'signal with a blank inserted at the output of the second and gate U3B of FIG. 7, and FIG. 9G is an output of the divider 14 of FIG. A timing chart showing an aperiodic alternating signal M 'generated by dividing the signal of FIG.
이상에서 살펴본 바와 같이 본 발명의 장치는 액정의 저주파 구동시에 액정의 문턱전압(Vth)의 저하로 인한 표시얼룩 (cross-talk)의 발생을 방지하고, 액정에 인가되는 교류화신호(극성반전신호)의 반전시점이 액정표시패널의 특정한 주사선에 고정되어 발생하는 표시얼룩(cross-talk)을 방지하는 효과가 있다.As described above, the device of the present invention prevents the occurrence of cross-talk due to the drop in the threshold voltage Vth of the liquid crystal during low frequency driving of the liquid crystal, and the alternating signal (polar inversion signal) applied to the liquid crystal. The inversion point of the?) Is fixed to a specific scan line of the liquid crystal display panel, thereby preventing cross-talk.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930014193A KR100277627B1 (en) | 1993-07-26 | 1993-07-26 | AC signal generating circuit of liquid crystal driver |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930014193A KR100277627B1 (en) | 1993-07-26 | 1993-07-26 | AC signal generating circuit of liquid crystal driver |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950003871A KR950003871A (en) | 1995-02-17 |
| KR100277627B1 true KR100277627B1 (en) | 2001-01-15 |
Family
ID=67142856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930014193A KR100277627B1 (en) | 1993-07-26 | 1993-07-26 | AC signal generating circuit of liquid crystal driver |
Country Status (1)
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| KR (1) | KR100277627B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030058520A (en) * | 2001-12-31 | 2003-07-07 | 비오이 하이디스 테크놀로지 주식회사 | Source drive driving circuit for tft-lcd |
-
1993
- 1993-07-26 KR KR1019930014193A patent/KR100277627B1/en not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030058520A (en) * | 2001-12-31 | 2003-07-07 | 비오이 하이디스 테크놀로지 주식회사 | Source drive driving circuit for tft-lcd |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950003871A (en) | 1995-02-17 |
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