KR100277468B1 - 부호분할다원접속 단말국용 의사잡음 부호탐색기 - Google Patents
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Abstract
본 발명은 부호분할다원접속 단말국용 의사잡음 부호 탐색기에 관한 것으로, 종래의 기술에 있어서는 수신된 파일러트 채널의 PN과 국부적으로 발생시킨 PN과의 위상차를 ½PN칩 이내로 맞추는 의사잡음 부호 탐색기와 ⅛PN칩 이내로 맞추는 경로탐색기에 동일한 상관부를 중복하여 사용함으로써, 장치의 구성이 매우 복잡하고 어려운 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 수신된 파일러트 채널의 의사잡음(PN)과 단말국에서 국부적으로 발생시킨 의사잡음(PN)과의 위상차를 1/8PN칩 이내로 맞추어 동기를 획득하도록 하여 경로탐색기에서 사용되던 상관부를 제거하고, 의사잡음 탐색기의 상관부를 공유하도록 함으로써, 장치의 복잡함을 감소시키는 효과가 있다.
Description
본 발명은 부호분할다원접속 단말국용 의사잡음 부호 탐색기에 관한 것으로, 특히 수신된 파일러트(Pilot) 채널의 의사잡음(Pseudo-Noise)과 단말국에서 국부적으로 발생시킨 의사잡음(PN)과의 위상차를 1/8PN칩(여기서 1칩이라는 것은 펄스 한 주기를 말하는 것으로, 1/2PN칩이란 PN펄스 반주기의 시간을 말한다) 이내로 맞추어 동기를 획득하고, 의사잡음(PN) 및 월시(Walsh) 부호를 역확산시키는 복조클럭을 생성하여 회로의 복잡함을 감소시키는 부호분할다원접속 단말국용 의사잡음 부호 탐색기에 관한 것이다.
도 1은 종래 의사잡음 부호 탐색기의 구성을 보인 블록도로서, 이에 도시된 바와 같이 입력되는 아날로그 신호를 칩*8의 율로 디지털 신호로 변환하는 A/D 변환부(10)와; 제1 클럭신호(clk1)에 동기하여 의사잡음 부호(PN CODE)를 발생하는 의사잡음 발생기(PN Generator, 11)와; 상기 의사잡음 발생기(11)에서 전송한 의사잡음 부호 신호를 제2 클럭신호(clk2)에 동기하여 ½PN칩 만큼 지연시키는 디 플립플롭(12)과; 상기 A/D 변환부(10)로부터 입력되는 데이터를 제1 클럭신호(clk1)에 동기하여 샘플링하는 데이터 샘플러(13)와; 상기 데이터 샘플러(13)의 출력과 의사잡음 발생기(11)의 출력을 곱하는 제1 곱셈부(14)와; 상기 데이터 샘플러(13)의 출력과 디 플립플롭(12)의 출력을 곱하는 제2 곱셈부(15)와; 상기 제1 곱셈부(14)의 출력을 입력받아 PN상관하여 출력하는 제1 상관부(16)와; 상기 제2 곱셈부(15)의 출력을 입력받아 PN상관하여 출력하는 제2 상관부(17)와; 상기 제1,2 상관부(16)(17)의 출력을 입력받아 동기를 검출하는 동기검출부(18)와; 상기 동기검출부(18)의 출력을 입력받아 제1,2 클럭신호를 생성하여 출력하는 메인 클럭 발생부(19)로 구성된다.
이와 같이 구성된 종래 장치의 동작 과정을 첨부한 도 1을 참조하여 설명하면 다음과 같다.
알에프(RF) 수신단을 거쳐 중간주파수 대로 떨어진 아날로그 신호가 A/D 변환기(10)에서 칩*8의 율로 디지털화 되어 데이터 샘플러(13)에서 메인 클럭 발생부(19)에서 출력한 제1 클럭(clk1)에 동기하여 샘플링(sampling)한 후 출력하고, 이때 의사잡음 발생부(11)는 상기 제1 클럭(clk1)에 동기하여 의사잡음 부호신호(PN)를 발생하며, 이를 디 플립플롭(12)에서 제2 클럭(clk2)에 동기하여 ½PN칩 클럭만큼 지연하여 출력한다.
이후, 상기 데이터 샘플러(13)와 의사잡음 발생부(11) 및 디 플립플롭(12)의 출력은 각각 제1,2 곱셈부(14)(15)에서 곱해져 제1,2 상관부(16)(17)로 입력되어 PN상관된 후, 동기검출부(18)에서 동기가 검출될 때까지 즉, 동기(lock)신호가 '하이'가 될 때까지 계속하여 메인 클럭 발생부(19)의 칩 클럭을 ½PN칩 클럭만큼 지연시킨다.
만약, 상기 제1,2 상관부(16)(17)의 출력 중 하나가 동기를 획득하면 ½PN칩 이내로 수신된 데이터와 국부적으로 발생시킨 PN과의 위상차를 씨피유(CPU, 미도시)로 전송한다. 상기 씨피유(CPU)는 PN의 위치를 경로탐색기(미도시)로 전송하며, 이를 입력받은 경로탐색기는 의사잡음 부호 탐색기의 제1,2 상관부(16)(17)와 동일한 구조의 상관부를 사용하여 국부적으로 발생된 PN과 수신된 PN과의 위상차를 ⅛PN칩 이내로 유지하여 데이터를 보호하게 된다.
상기에서와 같이 종래의 기술에 있어서는 수신된 파일러트 채널의 PN과 국부적으로 발생시킨 PN과의 위상차를 ½PN칩 이내로 맞추는 의사잡음 부호 탐색기와 ⅛PN칩 이내로 맞추는 경로탐색기에 동일한 상관부를 중복하여 사용함으로써, 장치의 구성이 매우 복잡하고 어려운 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 수신된 파일러트 채널의 의사잡음(PN)과 단말국에서 국부적으로 발생시킨 의사잡음(PN)과의 위상차를 1/8PN칩 이내로 맞추어 동기를 획득하고, 의사잡음 부호 탐색기의 상관부에서 경로탐색기의 상관부에서 하던 동작인 의사잡음(PN) 및 월시(Walsh) 부호를 역확산시키는 복조클럭의 생성을 수행하게 하여 경로탐색기의 상관부를 제거함으로써, 회로의 복잡함을 감소시키는 장치를 제공함에 그 목적이 있다.
도 1은 종래 의사잡음 부호 탐색기의 구성을 보인 블록도.
도 2는 본 발명 부호분할다원접속 단말국용 의사잡음 부호 탐색기의 일실시예의 구성을 보인 블록도.
도 3은 도 2에서 메인 클럭 발생부로 입력되는 신호들의 파형도.
***도면의 주요 부분에 대한 부호의 설명***
20 : A/D 변환부 21 : 의사잡음 발생기
22 : 데이터 샘플러 23, 24 : 제1,2 디 플립플롭
25∼27 : 곱셈부 28 : 제1 멀티플렉서
29, 30 : 제1,2 상관부 31 : 동기검출부
32, 33 : 제2,3 멀티플렉서 34 : 비교부
35 : 메인 클럭 발생부
이와 같은 목적을 달성하기 위한 본 발명 부호분할다원접속 단말국용 의사잡음 부호 탐색기의 구성은, 입력되는 아날로그 신호를 칩*8 율로 디지털 신호로 변환하는 A/D 변환부와; 제1 클럭신호에 동기하여 의사잡음 부호(PN CODE)를 발생하는 의사잡음 발생기(PN Generator)와; 상기 의사잡음 발생기에서 전송한 의사잡음 부호 신호를 제2 클럭신호에 동기하여 ½PN칩만큼 지연시키는 제1 디 플립플롭과; 상기 제1 디 플립플롭의 출력을 입력받아 제2 클럭신호에 동기하여 ½PN칩만큼 더 지연시키는 제2 디 플립플롭과; 상기 A/D 변환부로부터 입력되는 데이터를 제1 클럭신호에 동기하여 샘플링하는 데이터 샘플러와; 상기 데이터 샘플러의 출력과 의사잡음 발생기의 출력을 곱하는 제1 곱셈부와; 상기 데이터 샘플러의 출력과 제1 디 플립플롭의 출력을 곱하는 제2 곱셈부와; 상기 데이터 샘플러의 출력과 제2 디 플립플롭의 출력을 곱하는 제3 곱셈부와; 입력되는 상기 제1 곱셈부 및 제2 곱셈부의 출력 중 하나를 동기(lock) 신호에 따라 선택하여 출력하는 제1 멀티플렉서와; 상기 제1 멀티플렉서의 출력을 입력받아 PN상관하여 출력하는 제1 상관부와; 상기 제3 곱셈부의 출력을 입력받아 PN상관하여 출력하는 제2 상관부와; 상기 제1,2 상관부의 출력을 입력받아 동기(lock)를 검출하는 동기검출부와; 상기 동기검출부에서 출력한 동기신호에 따라 상기 제1,2 상관부의 출력 또는 '0' 중에서 하나를 선택하여 출력하는 제2,3 멀티플렉서와; 상기 제2,3 멀티플렉서의 출력을 입력받아 그 크기를 비교하여 그에 따른 결과를 출력하는 비교부와; 상기 동기검출부의 출력과 동기신호(칩*8) 및 비교부의 출력을 입력받아 제1,2 클럭신호를 생성하여 출력하는 메인 클럭 발생부로 구성한 것을 특징으로 한다.
이하, 본 발명에 따른 일실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2는 본 발명 부호분할다원접속 단말국용 의사잡음 부호 탐색기의 일실시예의 구성을 보인 블록도로서, 이에 도시한 바와 같이 입력되는 아날로그 신호를 칩*8 율로 디지털 신호로 변환하는 A/D 변환부(20)와; 제1 클럭신호(ckl1)에 동기하여 의사잡음 부호(PN CODE)를 발생하는 의사잡음 발생기(PN Generator, 21)와; 상기 의사잡음 발생기(21)에서 전송한 의사잡음 부호 신호를 제2 클럭신호(clk2)에 동기하여 ½PN칩만큼 지연시키는 제1 디 플립플롭(23)과; 상기 제1 디 플립플롭(23)의 출력을 입력받아 제2 클럭신호(ckl2)에 동기하여 ½PN칩만큼 더 지연시키는 제2 디 플립플롭(24)과; 상기 A/D 변환부(20)로부터 입력되는 데이터를 제1 클럭신호(ckl1)에 동기하여 샘플링하는 데이터 샘플러(22)와; 상기 데이터 샘플러(22)의 출력과 의사잡음 발생기(21)의 출력을 곱하는 제1 곱셈부(25)와; 상기 데이터 샘플러(22)의 출력과 제1 디 플립플롭(23)의 출력을 곱하는 제2 곱셈부(26)와; 상기 데이터 샘플러(22)의 출력과 제2 디 플립플롭(24)의 출력을 곱하는 제3 곱셈부(27)와; 입력되는 상기 제1 곱셈부(25) 및 제2 곱셈부(26)의 출력 중 하나를 동기(lock) 신호에 따라 선택하여 출력하는 제1 멀티플렉서(28)와; 상기 제1 멀티플렉서(28)의 출력을 입력받아 PN상관하여 출력하는 제1 상관부(29)와; 상기 제3 곱셈부(27)의 출력을 입력받아 PN상관하여 출력하는 제2 상관부(30)와; 상기 제1,2 상관부(29)(30)의 출력을 입력받아 동기를 검출하는 동기검출부(31)와; 상기 동기검출부(31)에서 출력한 동기신호(lock)에 따라 상기 제1,2 상관부(29)(30)의 출력 또는 '0' 중에서 하나를 선택하여 출력하는 제2,3 멀티플렉서(32)(33)와; 상기 제2,3 멀티플렉서(32)(33)의 출력을 입력받아 그 크기를 비교하여 그에 따른 결과를 출력하는 비교부(34)와; 상기 동기검출부(31)의 출력과 동기신호(칩*8) 및 비교부(34)의 출력을 입력받아 제1,2 클럭신호(ckl1)(ckl2)를 생성하여 출력하는 메인 클럭 발생부(35)로 구성한다.
이와 같이 구성한 본 발명에 따른 일실시예의 동작 과정을 첨부한 도 3을 참조하여 설명하면 다음과 같다.
알에프(RF) 수신단을 거쳐 중간주파수 대로 떨어진 아날로그 신호가 A/D 변환기(20)에서 칩*8의 율로 디지털화 되어 데이터 샘플러(13)에서 메인 클럭 발생부(35)에서 출력한 제1 클럭(clk1)에 동기하여 샘플링(sampling)한 후 출력하고, 이때 의사잡음 발생부(21)는 상기 제1 클럭(clk1)에 동기하여 의사잡음 부호신호(PN1)를 발생하며, 이를 제1 디 플립플롭(23)에서 제2 클럭(clk2)에 동기하여 ½PN칩 클럭만큼 지연된 신호(PN2)를 출력하고, 제2 디 플립플롭(24)은 상기 제1 디 플립플롭(23)의 출력(PN2)을 제2 클럭신호(ckl2)에 동기하여 ½PN칩만큼 더 지연된 신호(PN3)를 출력한다.
상기 의사잡음 발생기(21)와 제1 디 플립플롭(23) 및 제2 디 플립플롭(24)의 출력(PN1∼PN3)은 각각 제1,2,3 곱셈부(25)(26)(27)에서 데이터 샘플러(22)의 출력과 곱해져서 각각 PNM1, PNM2 및 PMN3을 출력되며, 이중 PNM1과 PNM2는 제1 멀티플렉서(28)로 입력되는데, 동기검출부(31)로부터 입력되는 동기신호(lock)가 '하이'가 되기 전까지는 PNM2를 선택하여 출력하게 되고, 이를 제1 상관부(29)에서 입력받아 PN상관을 하여 출력하며, 제2 상관부(30)는 상기 PNM3를 입력받아 PN상관을 하여 출력한다.
상기 제1,2 상관부(29)(30)에서 출력된 신호(lock1, lock2)는 각각 제2,3 멀티플렉서(32)(33)와 동기검출부(31)로 출력되는데, 동기검출부(31)에서 동기가 검출되지 않으면 제2,3 멀티플렉서(29)(30)는 '0'을 출력하게 되고, 이를 비교부(34)에서 입력받아 비교결과를 메인 클럭 발생부(35)로 출력하게 되어 결국 상기 메인 클럭 발생부(35)는 도 3a에 도시한 바와 같은 신호들(lock, 칩*8)이 입력되어(이때 비교부(34)의 출력인 late_ctrl과 early_ctrl은 비교값이 같기 때문에 출력되지 않는다) 출력되는 제2 클럭(clk2)을 한 클럭동안 지연하게 되며, 제1 클럭(ckl1)은 ½클럭 지연하여 각각 의사잡음 발생기(21), 데이터 샘플러(22) 및 제1,2 디 플립플롭(23)(24)의 출력을 제어하게 된다.
상기의 동작을 동기검출부(31)에서 동기가 검출될 때까지 계속되다가 동기가 검출되면 상기 제1 멀티플렉서(28)의 출력은 제1 곱셈부(25)의 출력인 PNM1을 선택하여 출력하고, 이를 제1 상관부(29)에서 PN상관을 하며, 이를 상기 제2 멀티플렉서(32)에서 입력받아 상기 비교부(34)로 출력하게 되고, 제3 멀티플렉서(33)도 상기 제2 상관부(30)의 출력을 상기 비교부(34)로 출력하게 된다.
상기 제2,3 멀티플렉서(32)(33)의 출력(early, late)을 입력받은 비교부(34)는 두 값을 비교하게 되는데, 도 3b에서와 같이 제2 멀티플렉서(32)의 출력값이 제3 멀티플렉(33)서의 출력값보다 크면 비교기(34)에서 출력되는 신호(early_ctrl, late_ctrl)는 각각 '하이'와 '로우'가 되어 메인 클럭 발생부(35)에서 출력되는 제1,2 클럭(ctrl1, ctrl2)을 ⅛칩 빠르게 하고, 반대로 도 3c에서와 같이 제3 멀티플렉서(33)의 출력값이 크면 비교기(34)에서 출력되는 신호(early_ctrl, late_ctrl)는 각각 '로우'와 '하이'가 되어 메인 클럭 발생부(35)에서 출력되는 제1,2 클럭(ctrl1, ctrl2)을 ⅛칩 지연시켜 경로탐색기에서 PN부호 및 월시부호를 역확산시켜 데이터를 복조할 수 있도록 하는 클럭을 발생하여 출력한다.
이상에서 설명한 바와 같이 본 발명 부호분할다원접속 단말국용 의사잡음 부호 탐색기는 수신된 파일러트 채널의 의사잡음(PN)과 단말국에서 국부적으로 발생시킨 의사잡음(PN)과의 위상차를 1/8PN칩 이내로 맞추어 동기를 획득하도록 하여 경로탐색기에서 사용되던 상관부를 제거하고, 의사잡음 탐색기의 상관부를 공유하도록 함으로써, 장치의 복잡함을 감소시키는 효과가 있다.
Claims (1)
- 입력되는 아날로그 신호를 칩*8 율로 디지털 신호로 변환하는 A/D 변환부와; 제1 클럭신호에 동기하여 의사잡음 부호(PN CODE)를 발생하는 의사잡음 발생기(PN Generator)와; 상기 의사잡음 발생기에서 전송한 의사잡음 부호 신호를 제2 클럭신호에 동기하여 ½PN칩만큼 지연시키는 제1 디 플립플롭과; 상기 제1 디 플립플롭의 출력을 입력받아 제2 클럭신호에 동기하여 ½PN칩만큼 더 지연시키는 제2 디 플립플롭과; 상기 A/D 변환부로부터 입력되는 데이터를 제1 클럭신호에 동기하여 샘플링하는 데이터 샘플러와; 상기 데이터 샘플러의 출력과 의사잡음 발생기의 출력을 곱하는 제1 곱셈부와; 상기 데이터 샘플러의 출력과 제1 디 플립플롭의 출력을 곱하는 제2 곱셈부와; 상기 데이터 샘플러의 출력과 제2 디 플립플롭의 출력을 곱하는 제3 곱셈부와; 입력되는 상기 제1 곱셈부 및 제2 곱셈부의 출력 중 하나를 동기(lock) 신호에 따라 선택하여 출력하는 제1 멀티플렉서와; 상기 제1 멀티플렉서의 출력을 입력받아 PN상관하여 출력하는 제1 상관부와; 상기 제3 곱셈부의 출력을 입력받아 PN상관하여 출력하는 제2 상관부와; 상기 제1,2 상관부의 출력을 입력받아 동기(lock)를 검출하는 동기검출부와; 상기 동기검출부에서 출력한 동기신호에 따라 상기 제1,2 상관부의 출력 또는 '0' 중에서 하나를 선택하여 출력하는 제2,3 멀티플렉서와; 상기 제2,3 멀티플렉서의 출력을 입력받아 그 크기를 비교하여 그에 따른 결과를 출력하는 비교부와; 상기 동기검출부의 출력과 동기신호(칩*8) 및 비교부의 출력을 입력받아 제1,2 클럭신호를 생성하여 출력하는 메인 클럭 발생부로 구성한 것을 특징으로 하는 부호분할다원접속 단말국용 의사잡음 부호 탐색기.
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