KR100276436B1 - Method for manufacturing single-temperature device - Google Patents
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Abstract
본 발명은 자기제어 성장과 전계효과를 이용하여 제작된 나노 금속점으로 이루어진 상온 단전자 소자 제작방법에 관한 것으로서, 실리콘 기판(10) 위에 산화막을 형성하고 마이크로 프로세서를 통해 제작된 소오스(41)와 드레인(43)과 게이트(44)의 세 전극을 제작한 뒤 불활성화된 실리콘 표면 위에 금속(32)을 진공증착하여 나노 클러스터(42)로 이루어진 2차원 금속 입자 구조를 제작하고, SPM을 이용하여 상기 나노 클러스터를 하나씩 제어하여 한 개나 여러 개로 이루어진 일차원 전자 관통 배열 구조를 형성함으로써, 메모리나 마이크로 프로세서에서의 최소 선폭의 한계를 훨씬 뛰어넘는 소자 구조의 제작이 가능한 효과가 있다.The present invention relates to a method for fabricating a room temperature single-electron device consisting of nano metal dots fabricated by using self-controlled growth and electric field effects. The method includes forming an oxide film on a silicon substrate 10 and fabricating a microprocessor. After the three electrodes of the drain 43 and the gate 44 are fabricated, the metal 32 is vacuum deposited on the inactivated silicon surface to fabricate a two-dimensional metal particle structure composed of the nano-clusters 42. By controlling the nanoclusters one by one to form a one- or several-dimensional one-dimensional electron through array structure, it is possible to manufacture a device structure far beyond the limit of the minimum line width in the memory or microprocessor.
Description
본 발명은 상온 단전자 소자 제작방법에 관한 것으로 특히, 자기제어 성장과 전계효과를 이용하여 제작된 나노 금속점으로 이루어진 상온 단전자 소자에 관한 것이다.The present invention relates to a method for manufacturing a room temperature single-electron device, and more particularly, to a room temperature single-electron device composed of nano-metal dots produced using self-controlled growth and field effects.
현재 컴퓨터에 사용되는 마이크로 프로세스나 메모리(RAM)의 고집적 소자는 광학 및 전자빔 묘화 기술을 이용해서 제작되고 있는데, 사용되는 빔의 에너지나 레지스터에 의해 차이가 나지만, 대략 수십 나노 미터의 선폭이 그 제작 한계로 알려져 있다.Highly integrated elements of microprocessors and memory (RAM) used in computers are manufactured using optical and electron beam writing techniques, which vary in the energy and registers of the beams used, but their line widths of approximately tens of nanometers are produced. Known as the limit.
이 보다 더 작은 사이즈의 구조를 갖는 소자의 제작은 현재까지 주사 관통 현미경(STM)이나 원자간력 현미경(AFM)과 같은 주사 탐침 현미경(Scanning Probe Microscopy, 이하 SPM라 칭함) 기술을 이용해서 시도되고 있지만 그 적용이 극히 제한적이고 실용성면에서 볼 때, 아직까지 많은 어려움이 존재하고 있다.Fabrication of devices with smaller structures has been attempted to date using Scanning Probe Microscopy (SPM) techniques, such as Scan Through Microscopy (STM) or Atomic Force Microscopy (AFM). However, its application is extremely limited and, in practical terms, many difficulties still exist.
특히 전자 하나씩을 제어하는 트랜지스터나 메모리로 사용하려는 단전자 소자가 상온에서 작동하려면 나노 미터의 점이나 선 구조의 재현성 있는 제작이 요청되고 있다.In particular, if a single-electron device intended to be used as a transistor or a memory that controls one electron operates at room temperature, a reproducible fabrication of a nanometer point or line structure is required.
한편, 선행특허로 미국특허 "Method for manufacturing a single electron transistor by using a scanning tunneling microscopy[권리권자 박강호(K.-H. Park) 등, 등록번호 5710051, Jan. 20 1998]"에서는 상온에서 동작하는 단전자 트랜지스터의 제작을 위해 주사선 탐침 현미경의 금속 탐침의 저전압 증착을 이용하여 작은 금속점을 만들고 이를 이용하여 상온 단전자 트랜지스터를 제작함으로써 원자 분해능의 주사선 탐침 현미경 미세 탐침을 이용하여 나노 미터 크기의 금속점이 형성가능함으로 상온 동작이 가능하나, 소자제작에 있어 그 범위가 제한되므로 대량생산에 있어서 문제가 따르고, 제작의 실용성에 민감하지 못한 문제점이 있다.On the other hand, US patent "Method for manufacturing a single electron transistor by using a scanning tunneling microscopy [K.-H. Park et al., Registration number 5710051, Jan. 20 1998] as a prior patent operating at room temperature For fabrication of single-electron transistors, low-voltage deposition of metal probes in a scanning line probe microscope is used to make small metal spots, and room temperature single-electron transistors are used to fabricate nanometer-sized metals using atomic resolution scanning line probe microscopic probes. The point can be formed, so room temperature operation is possible, but the range of the device is limited, so there is a problem in mass production, and there is a problem in that it is not sensitive to the practicality of fabrication.
또한, 미국특허로 "Single electron tunneling device and method for fabrication the same[권리권자 H. Kado emd, 등록번호 5731598, Mar. 24 1998]"는 우연적으로 이루어진 다중 접합 구조의 단전자 소자의 제작을 위해 수십 나노미터의 금속 및 반도체 클러스터를 증착하여 우연적으로 이루어지는 다중접합을 이용한 단전자 소자를 제작함으로써 우연적인 다중접합에서의 수십 나노미터 크기의 양자점을 이용하여 상온 단전자 소자 구조를 효율적으로 제작할 수 있으나, 우연적인 다중접합 구조로 인한 나노 소자 구조를 제작함으로 인해 소자 크기를 축소할 수 없으며 이에 따른 제작효율이 떨어지는 문제점이 있다.In addition, the US patent "Single electron tunneling device and method for fabrication the same [right holder H. Kado emd, registration number 5731598, Mar. 24 1998]" dozens for the fabrication of a single junction device of a multi-junction structure by chance. By fabricating single-electron devices using coincidences by depositing nanometer metal and semiconductor clusters, room temperature single-electron device structures can be efficiently manufactured using quantum dots of several tens of nanometers in accidental multi-junctions. Due to the fabrication of the nano device structure due to the accidental multi-junction structure, the device size cannot be reduced, and thus there is a problem in that the manufacturing efficiency decreases.
또한, 미국특허 "Interband single electron tunnel transistor and integrated circuit[권리권자 S. Kamobar a 등, 등록번호 5422496, Jun. 6. 1995]"는 p-n 접합(junction)을 이용한 단전자 소자 구조의 제작을 위해 p-n 접합에서의 전도대와 가전대 사이의 띠간 전자 터널링을 이용하여 단전자 소자 구조를 제작함으로써 기존의 반도체 p-n 접합을 이용한 소자 제작 기술을 응용하여 단전자 소자 구조를 제작할 수 있으나, 반도체의 공핍층을 이용함으로써 집적도가 떨어지는 문제점이 따른다.In addition, the US patent "Interband single electron tunnel transistor and integrated circuit (right holder S. Kamobar a et al., No. 5422496, Jun. 6. 1995)" is a pn for the fabrication of single-electron device structure using a pn junction (junction) The single-electron device structure can be manufactured by applying the device fabrication technique using the semiconductor pn junction by using the inter-band electron tunneling between the conduction band and the home appliance at the junction, but using the depletion layer of the semiconductor. This leads to a problem of low integration.
또한, 선행논문으로 IEEE Transaction of electronic devices에 게재된 "Room temperature single electron memory[저자 K. Yano 등, 권, 호 Vol. 41, No. 9, pp 1628-1638, 1994]"는 상온에서 동작하는 단일전자 트랜지스터 메모리를 제작하고 그 작동을 측정하여 시험적 상온 단전자 메모리 구조룰 제작하기 위해 나노미터 크기의 실리콘 결정으로 이루어진 미세 전도 채널을 이용하여 단전자 트랜지스터 메모리를 제작함으로써, 상온 단전자 트랜지스터를 이용하여 실용화 가능한 메모리 구조의 제시 및 원리를 연구할 수 있으나, 우연적인 형성으로 인한 인위적 나노 단전자 소자 구조의 형태에 따른 제한으로 재현성 및 제작효율이 떨어지는 문제점이 있었다.In addition, "Room temperature single electron memory [Author K. Yano et al., Vol. 41, No. 9, pp 1628-1638, 1994] published in the IEEE Transaction of electronic devices as a prior paper is operated at room temperature In order to fabricate a single-electron transistor memory and measure its operation to fabricate an experimental room temperature single-electron memory structure, a single-electron transistor memory is fabricated using a microconducting channel made of nanometer-sized silicon crystals. Although it is possible to study the presenting and principles of the practical memory structure, the reproducibility and the manufacturing efficiency are deteriorated due to the limitation of the shape of the artificial nano-electron device structure due to accidental formation.
다음논문으로, Apple. Phys. Lett.에 게재된 "Room temperature operation of a single electron transistor made by the scanning tunneling microscope nanooxidation process for the TiOx/Ti system[저자 K. Matsum oto 등, 권, 호 Vol. 68, no 1, pp. 34-36, 1996]"는 주사 탐침 현미경 팁(Tip) 산화피막(Anodization)을 이용한 상온 단전자 트랜지스터의 제작을 위해 금속막을 주사선 탐침 현미경의 미세탐침으로 나노사이즈의 산화막 선을 형성하여 상온 단전자 트랜지스터 구조를 제작함으로써 주사선 탐침 현미경의 팁 산화피막을 이용한 상온 단전자 미세 구조를 제작할 수 있으나, 산화막을 형성하는 제작방법의 어려움으로 인한 문제점이 있었다.In the next article, Apple. Phys. "Room temperature operation of a single electron transistor made by the scanning tunneling microscope nanooxidation process for the TiOx / Ti system [author K. Matsum oto et al., Vol. 68, no 1, pp. 34- 36, 1996] "is a room temperature single-electron transistor structure by forming a nano-sized oxide film with a micro probe of a scanning line probe microscope to fabricate a room temperature single-electron transistor using a scanning probe microscope tip anodization. By fabricating the microstructure of the room temperature single electron using the tip oxide film of the scanning line probe microscope, there was a problem due to the difficulty of the manufacturing method of forming the oxide film.
그리고 Science에 게재된 "A single-electron Transistor memory operation at room temperature[저자 L. Guo 등, 권, 호 vol. 275, pp. 649-651, Jan. 31. 1997]"는 모오스(MOS) 트랜지스터(transistor)와 플로팅 게이트를 이용한 상온 단전자 메모리 제작을 위해 전자빔 리소그래피와 나노 에칭 기술을 이용한 상온 단전자 메모리를 제작함으로써 실리콘 모오스(MOS) 트랜지스터를 이용한 상온 단전자 메모리 구현이 가능하나, 이 또한 제작방법의 어려움 및 제작 효율이 떨어지는 문제점이 있었다.And “A single-electron Transistor memory operation at room temperature [author L. Guo et al., Vol. 275, pp. 649-651, Jan. 31. 1997]” describe a MOS transistor ( For manufacturing room temperature single-electron memory using transistors and floating gates, room temperature single-electron memory using electron beam lithography and nano etching technology can be fabricated to realize room temperature single-electron memory using silicon MOS transistors. There was a problem that the difficulty and production efficiency fell.
지금까지 잘 발달되어 있는 실리콘 기술을 활용하여 나노미터 크기의 구조를 제작하고, 더 나아가 전자 하나씩을 제어하는 상온 단전자 소자 구조를 집적화하려면 우선 실리콘 표면 위에 인위적으로 디자인된 나노미터 스케일의 금속 구조를 형성할 수 있어야 한다.To fabricate nanometer-scale structures using well-developed silicon technology, and to integrate room temperature single-electron device structures that control single electrons, first, artificially designed nanometer-scale metal structures on silicon surfaces It should be able to form.
이러한 나노미터 크기의 극 미세 구조를 형성하기 위해서는 기존의 광이나 전자 묘화 장치를 사용하는 방법으로서는 그 제작이 불가능하고, 주사 관통 현미경과 같은 원자 해상도의 주사선 탐침 현미경을 사용하여야 한다.In order to form such a nanometer-sized ultra-fine structure, it cannot be manufactured using a conventional light or electron drawing device, and a scanning line probe microscope of atomic resolution such as a scanning through microscope should be used.
이제까지, 주사선 탐침 현미경을 이용한 원자 및 분자 수준의 나노 미세 구조의 형성은 많이 시도되었으나, 여기에는 실리콘 반도체 위에 나노 스케일의 점이나 선과 같은 금속 구조를 정확히 재현성있게 형성하고 이것을 상온 단전자 소자 구조의 제작에 응용하는 기술이 필요한 문제점이 따른다.Until now, many attempts have been made to form nanoscale microstructures at the atomic and molecular levels using a scanning probe microscope, but here, a nanoscale dot or line metal structure is accurately and reproducibly formed on a silicon semiconductor and fabricated at room temperature. There is a problem that requires a technique to apply.
상기와 같은 문제점을 해결하기 위해 본 발명은, 컴퓨터를 비롯한 각종 전자 장비의 대용량화, 소형화를 위해 반도체 소자의 테라 비트급 고 집적화를 달성하기 위한 새로운 개념의 나노미터 크기의 구조 제작방법과 그를 이용한 나노 스케일의 상온 단전자 소자 회로의 제작 기술을 확립하는데 그 목적이 있다.In order to solve the above problems, the present invention, a nano-scale structure manufacturing method and a nano-scale using a new concept for achieving terabit-level high integration of semiconductor devices for large-capacity and miniaturization of various electronic equipment, including computers Its purpose is to establish a fabrication technique for a room temperature single-electron device circuit.
도 1은 본 발명의 자기 제어방식 나노 크기의 금속 클러스터 구조도,1 is a structure diagram of a nano-scale metal cluster of the self-control method of the present invention;
도 2a,2b,2c는 본 발명에 따른 도 1의 금속 클러스터의 탈착, 이동과 재흡착 나노공정 과정 구조도,Figure 2a, 2b, 2c is a structural diagram of the process of desorption, movement and resorption of the metal cluster of Figure 1 in accordance with the present invention,
도 3은 본 발명이 적용되는 자기제어와 전계효과를 이용한 나노공정을 이용하여 만들어진 다중 접합 구조를 가진 상온 단전자 트랜지스터 구조도,3 is a structural diagram of a room temperature single-electron transistor having a multi-junction structure made using a nano process using magnetic control and a field effect to which the present invention is applied;
도 4는 본 발명에 따른 다중접합과 플로팅 게이트로 이루어진 상온 단전자 트랜지스터 메모리 구조도.Figure 4 is a room temperature single-electron transistor memory structure consisting of a multi-junction and floating gate in accordance with the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 실리콘 기판 20 : 불활성층10 silicon substrate 20 inert layer
30 : 금속 클러스터 31 : 팁(Tip)30: metal cluster 31: Tip
32 : 금속(Metal) 33 : 전원32: Metal 33: Power
40 : 상온 단전자 트랜지스터 41 : 소오스40: room temperature single-electron transistor 41: source
42 : 나노 클러스터 43 : 드레인42: nanoclusters 43: drain
44 : 게이트 45 : 플로팅 게이트44: gate 45: floating gate
상기 목적을 달성하기 위해 본 발명은, 실리콘 기판 위에 산화막을 형성하고 마이크로 프로세서를 통해 제작된 소오스와 드레인과 게이트의 세 전극을 제작한 뒤 불활성화된 실리콘 표면 위에 금속을 진공증착하여 나노 클러스터로 이루어진 2차원 금속 입자 구조를 제작하고, 주사 탐침 현미경(SPM)을 이용하여 상기 나노 클러스터를 하나씩 제어하여 한 개나 여러 개로 이루어진 일차원 전자 관통 배열 구조를 형성하는 것을 특징으로 한다.In order to achieve the above object, the present invention, by forming an oxide film on a silicon substrate, and fabricated three electrodes of a source, a drain and a gate produced by a microprocessor, and then vacuum-deposited metal on the surface of the inactivated silicon nano-cluster A two-dimensional metal particle structure is fabricated, and the nano-cluster is controlled one by one using a scanning probe microscope (SPM) to form a one-dimensional electron penetrating array structure.
이하 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 1 은 본 발명의 자기 제어방식 나노 크기의 금속 클러스터 구조도로서, 실리콘 기판(10)과, 상기 실리콘 기판(10)을 초고진공내에서 열처리하여 세척한 뒤, 안티모니(sb) 둥의 5족 원소나 원자로 분리된 수소의 단원자층을 이용하여 불활성화시킨 불활성층(20)과, 상기 불활성층(20) 위에 금속을 진공증착하여 실리콘과 금속과의 결합을 억제하고 금속을 나노미터 크기로 뭉쳐 형성한 금속 클러스터(30)로 이루어져 있다.1 is a structure diagram of a nano-scale metal cluster of the self-regulating method of the present invention, wherein the silicon substrate 10 and the silicon substrate 10 are heat-treated and cleaned in an ultra-high vacuum, and then the antimony (sb) group 5 Inert layer 20 inactivated using monoatomic layer of hydrogen separated by element or atom, and metal is vacuum-deposited on the inert layer 20 to suppress the bond between silicon and metal and aggregate the metal into nanometer size The formed metal cluster 30 is formed.
상기 도 1은, 실리콘 기판(10)을 초고진공내에서 열처리를 하여 세척한 뒤, 안티모니 등의 5족 원소나 원자로 분리된 수소의 단원자층을 이용하여 표면을 불활성화시켜 불활성층(20)을 형성하고 그 위에 금속(금(Ag) 등)을 진공 증착하면, 반도체 표면의 비결합 원자에 의한 활성이 강한 표면 준위가 5족 원소, 수소에 포화되어(Saturation)되어 실리콘과 금속과의 결합이 억제되고 금속이 나노미터 크기로 뭉쳐서 나노 클러스터(30)가 형성된다.1, the silicon substrate 10 is heat-treated and cleaned in an ultra-high vacuum, and then the surface is inactivated using a monoatomic layer of hydrogen separated by a Group 5 element or atom such as antimony. When a metal (gold (Ag), etc.) is vacuum-deposited on it, the surface level of the strong activity due to the non-bonding atoms on the semiconductor surface is saturated with the Group 5 element and hydrogen to bond silicon to the metal. This is suppressed and the metals agglomerate in nanometer size to form nanoclusters 30.
HF 용액 등을 이용한 실리콘 불활성화된 표면 위나 실리콘을 산화시켜 산화막을 형성한 뒤, 그 위에 금속을 진공증착하여도 마찬가지로 균일한 나노 클러스터가 형성된다.Even if a silicon oxide is formed by oxidizing silicon on silicon inactivated surface or HF solution or the like, and then vacuum depositing a metal thereon, uniform nano clusters are formed.
이들 나노 클러스터의 크기는 증착 량에 비례하여 증가하지만, 수 옹스로통(Angstrom)의 두께에서는 지름이 대략 10 나노미터 이하의 크기로 균일하게 형성된다.Although the size of these nanoclusters increases in proportion to the deposition amount, at the thickness of several Angstroms, the diameter is uniformly formed to a size of about 10 nanometers or less.
참고문헌 S. M. Sze, Physics of Semiconductor Devices, 2 nd ed.(1981, Wiley)에서는 일반적으로 반도체 위에 금속 박막이 형성될 때, 금속에서 반도체로의 전하의 이동 때문에 쇼트키 장벽(Schottky barrier)이 형성되어 금속에서 반도체로의 직접적인 전하의 흐름은 상당히 제한되면서 p-type 실리콘의 경우는 금속이 음전하로, n-type 실리콘의 경우는 금속이 양전하로 대전되고 실리콘 기판은 전하의 이동에 의한 전기장의 형성 때문에 띠(band)가 휘게 되는 공간 전하 영역(Space Charge Region)이 생성된다.In SM Sze, Physics of Semiconductor Devices, 2 nd ed. (1981, Wiley), when a metal thin film is generally formed on a semiconductor, a Schottky barrier is formed due to the transfer of charge from the metal to the semiconductor. The direct charge flow from the metal to the semiconductor is quite limited, with the metal being negatively charged for p-type silicon, the metal being positively charged for n-type silicon, and the silicon substrate due to the formation of an electric field by the transfer of charge. A space charge region in which a band is bent is created.
도 2a, 2b, 2c는 본 발명에 따른 도 1의 금속 클러스터의 탈착, 이동과 재재흡착 나노 공정과정 구조도로서, 상기 조건에서 주사 관통(STM) 및 원자간력 현미경(AFM)을 이용하면 도 2a, 2b, 2c에 나타난 바와 같이, 표면에 형성된 금속 나노 클러스터에 미세 탐침을 이용해서 전압 펄스를 가함으로써 인가하는 전압의 극성과 세기에 따라 표면에서 탈착, 이동 또는 탐침에 흡착된 금속 클러스터를 다시 표면에 흡착하는 조작이 가능하다.Figures 2a, 2b, 2c is a structure diagram of the process of desorption, movement and resorption of the metal cluster of Figure 1 according to the present invention, Figure 2a using scanning through (STM) and atomic force microscope (AFM) under the above conditions , As shown in 2b and 2c, the metal nano-clusters formed on the surface are subjected to voltage pulses using a fine probe to desorb, move, or adsorb the metal clusters on the surface according to the polarity and intensity of the applied voltage. The operation to adsorb | suck to is possible.
그리고 이러한 조작을 통하여 금속 클러스터(30)들로 이루어진 이차원의 금속면, 그리고 일차원의 금속선과 영차원의 금속점의 형성이 가능하다.Through this manipulation, it is possible to form a two-dimensional metal surface consisting of the metal clusters 30, and a one-dimensional metal line and a zero-dimensional metal point.
상기 참고문헌의 금속-반도체 접합에서는 쇼트키 장벽에 의해서 전하의 흐름이 제한되지만, 열적 요동 에너지에 의해 쇼트키 장벽을 넘는 열전하에 의한 전류가 인가하는 전압이 순방향으로 크게 증가하는 정류 효과가 나타나게 된다.In the metal-semiconductor junction of the above reference, the flow of charge is restricted by the Schottky barrier, but the commutation effect is shown in which the voltage applied by the electric charge due to the thermal charge over the Schottky barrier increases significantly in the forward direction due to thermal fluctuation energy. .
수 옹스트롱 두께의 금속 박막에서는 금속 클러스터 상호간의 접근에 의한 표면 전류가 흐르기 시작하는데, 금속 클러스터 상호간의 거리가 5 옹스트롱 이하가 되면 진공에 의한 관통 전류(Tunneling Current)의 장벽(Barrier)이 붕괴(Collapse)되어 낮은 인가 전압에서는 표면을 따라 흐르는 전류가 실리콘의 공간 전하 영역을 뛰어 넘는 열전하 이동에 의한 전류보다 훨씬 크게 된다.In the metal thin film having a few angstroms thickness, the surface current by the approach between the metal clusters starts to flow. When the distance between the metal clusters is less than 5 angstroms, the barrier of the tunneling current due to vacuum collapses. At low applied voltages, the current flowing along the surface is much larger than the current due to heat charge transfer beyond the space charge region of silicon.
물론 실리콘 산화막이 형성되어 있을 때는 금속과 기판과의 전류는 거의 흐르지 않게 된다.Of course, when the silicon oxide film is formed, almost no current flows between the metal and the substrate.
이러한 전기적인 전도 특성 때문에 위에서 언급한 금속 나노 클러스터로 이루어진 구조의 낮은 인가 전압 영역에서의 전기적 흐름은 상당량이 표면의 구조 내로 제한된다.Due to this electrical conducting property, the electrical flow in the low applied voltage region of the above-mentioned structure consisting of the metal nanoclusters is limited to the surface structure.
따라서 실리콘 기판 위에 다양한 형태의 금속 구조가 형성될 수 있고, 더 나아가 이러한 2차원 표면 구조에서의 전기적 전도 특성을 효과적으로 이용하는 전자 소자 구조의 제작이 가능하게 된다.Therefore, various types of metal structures can be formed on the silicon substrate, and furthermore, it is possible to manufacture an electronic device structure that effectively utilizes the electrical conduction characteristics of the two-dimensional surface structure.
다음 참고문헌으로 H. Grabert and M. Devortm Single Charge Tunneling, NATO ASI series(1991)를 보면, 클러스터 사이의 거리가 충분히 가까와져서, 클러스터 접합 사이의 저항 값(RT)이 저항 양자 값(Resistance Quantum, RQ= h/e2= 25. 8 ㏀) 보다 커지거나, 접합 사이의 단전하 대전 에너지(E = e2/2C)가 상온의 열적 요동 에너지(kT) 보다 작아져서 금속점 사이에 전하의 전도 채널이 형성되어 금속의 전도성을 갖는 이차원 금속선의 제작이 가능하다.In the following reference, H. Grabert and M. Devortm Single Charge Tunneling, NATO ASI series (1991), the distance between clusters is close enough so that the resistance value (R T ) between cluster junctions is the resistance quantum value (Resistance Quantum). , R Q = h / e 2 = 25. 8 ㏀), or the single charge charging energy between junctions (E = e 2 / 2C) is less than the thermal fluctuation energy (kT) at room temperature The conduction channel of is formed to enable the production of two-dimensional metal wire having the conductivity of the metal.
또한 금속점 사이의 거리가 충분히 커져서 관통 저항이 저항 양자값보다 커지고, 단전자 대전 에너지가 상온 열적 요동 에너지 보다 커지면 단전자 대전 및 관통에 의한 전도 수송이 가능하게 된다.In addition, when the distance between the metal points is sufficiently large, the through resistance becomes larger than the resistance quantum value, and when the single electron charging energy is larger than the room temperature thermal fluctuation energy, conduction transport by single electron charging and penetration is possible.
중요한 점은 이러한 2차원 소자 구조에서 금속점의 크기가 2-3 나노미터까지 축소될 수 있고, 전자 관통에 의한 전하 전도의 구조가 손쉽게 형성될 수 있기에 2-3 나노미터의 지름을 갖는 금속 클러스터의 단전자 대전 에너지가 0.2∼1.0 eV이고, 이 값이 상온의 열적 요동 에너지(kT = 0.026 eV) 보다 훨씬 큼으로써 상온에서 구동하는 단전자 소자 구조의 제작이 용이하고, 기존의 마이크로 공정과 결합될 경우 실용적 소자 구조의 제작이 가능하다는 점이다.Importantly, in this two-dimensional device structure, the size of the metal point can be reduced to 2-3 nanometers, and the metal cluster having a diameter of 2-3 nanometers can be easily formed because the structure of charge conduction by electron penetration can be easily formed. The single electron charging energy of is 0.2 ~ 1.0 eV, and this value is much higher than the thermal fluctuation energy of normal temperature (kT = 0.026 eV), so it is easy to manufacture the single electron device structure driven at room temperature and combined with the existing micro process If possible, it is possible to manufacture a practical device structure.
도 3은 본 발명이 적용되는 자기제어와 전계효과를 이용한 나노 공정을 이용하여 만들어진 다중접합 구조를 가진 상온 단전자 트랜지스터 구조도로서, 구체적으로 실리콘 기판(10) 위에 산화막을 형성하고 일반적인 마이크로 프로세스를 통해 제작된 소오스(41)와 드레인(43) 그리고 게이트(44)의 세 전극을 제작한 뒤, 앞에서 언급한 다양한 방법 중의 하나로 불활성화된 실리콘 표면 위에 금속을 진공증착하여 나노 클러스터(42)로 이루어진 2차원 금속 입자 구조를 제작한 뒤, 주사선 탐침 현미경(SPM)을 이용하여 나노 클러스터(42)를 하나씩 제어하고 한 개나 여러 개로 이루어진 일차원 전자 관통 배열 구조를 형성하면 소오스(41)에서 드레인(43)으로의 단전자 전도가 게이트의 전압에 의해 제어가 되는 단전자 트랜지스터(40) 구조의 제작이 가능하다.3 is a structural diagram of a room temperature single-electron transistor having a multi-junction structure made using a nano process using magnetic control and a field effect to which the present invention is applied. Specifically, an oxide film is formed on a silicon substrate 10 and a general micro process is performed. After the three electrodes of the fabricated source 41, the drain 43 and the gate 44 were fabricated, two of the nano clusters 42 were formed by vacuum depositing a metal on the surface of the silicon inactivated by one of the aforementioned methods. After the dimensional metal particle structure is fabricated, the nano clusters 42 are controlled one by one using a scanning line probe microscope (SPM), and one or more one-dimensional electron through array structures are formed. It is possible to manufacture the structure of the single electron transistor 40 in which the single electron conduction of is controlled by the voltage of the gate.
도 4는 다중접합채널과 분리된 금속점(45)으로 이루어진 상온 단전자 메모리 구조조로서, 제작방법은 상기 도 3과 비슷하나, 그 구조 및 작동 원리가 차이가 난다.4 is a room temperature single-electron memory structure composed of a metal junction 45 separated from the multi-junction channel, the fabrication method is similar to the above 3, the structure and operation principle is different.
게이트에 의해 인가된 전압에 의해 상기 금속점(45)의 단전자 대전이 이루어지고, 양자화된 대전값에 의해서 소오스와 드레인 사이의 다중접합 채널에 흐르는 전류가 제어되는 원리를 이용하여 금속점의 전하값이 기억값으로 사용되는 단전자 메모리 구조이다.The charge of the metal point is performed by using the principle that the single-electron charge of the metal point 45 is performed by the voltage applied by the gate, and the current flowing in the multiple junction channel between the source and the drain is controlled by the quantized charge value. A single-electron memory structure whose values are used as memory values.
물론 금속 클러스터(30)의 크기가 극히 작기 때문에 상온에서의 구동이 가능하고 따라서 실용적인 상온 단전자 트랜지스터 구조의 제작이 용이하게 된다.Of course, since the size of the metal cluster 30 is extremely small, it is possible to drive at room temperature, and thus, it is easy to manufacture a practical room temperature single-electron transistor structure.
특기할 내용은 금속 클러스터(30)를 자기 제어방법으로 전 기판(10)의 표면에 일시에 형성시킬 수 있기 때문에 일일이 주사선 탐침 현미경의 미세탐침으로 흡착시키는 기존의 방법에 비해 훨씬 효율적인 공정이 된다.It should be noted that since the metal cluster 30 can be formed on the surface of the entire substrate 10 at a time by a self-control method, it becomes a much more efficient process than the conventional method of adsorbing with a microprobe of a scanning line probe microscope.
상기한 공정을 이용하면 다양한 구조의 단전자 소자 구조의 제작이 가능하고, 수 나노미터의 금속점에서의 단전자 대전 에너지가 상온의 열적 요동 에너지보다 월등하게 크기 때문에 상온 작동이 가능하다.Using the above process, it is possible to manufacture a single-electron device structure of a variety of structures, it is possible to operate at room temperature because the single electron charging energy at the metal point of several nanometers is much larger than the thermal fluctuation energy at room temperature.
아울러 이러한 공정을 통한 구조 제작의 최소 크기 한계가 2-3 나노미터에 달하기 때문에 소자의 테라 비트급 집적이 가능한 원천 기술을 제공할 수 있다.In addition, the minimum size limit of fabrication through this process reaches 2-3 nanometers, providing a source technology capable of terabit integration of devices.
상술한 바와 같이 본 발명은, 실리콘 기판 위에 수 나노미터의 금속점으로 이루어진 나노 구조룰 자기제어 방법으로 대량 형성한 뒤, 주사선 탐침 현미경의 미세 탐침을 이용하여 하나씩 제어함으로써 기존의 마이크로 프로세서의 최소 선폭의 한계를 훨씬 뛰어넘는 소자 구조의 제작이 가능한 효과가 있다.As described above, the present invention is formed on a silicon substrate by a nano-structured self-control method consisting of a few nanometers of metal points, and then controlled one by one using a fine probe of a scanning line probe microscope to minimize the line width of a conventional microprocessor. It is possible to produce a device structure far beyond the limit of the.
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