KR100276413B1 - Semiconductor device, manufacturing method thereof, and processing method after dry etching - Google Patents

Semiconductor device, manufacturing method thereof, and processing method after dry etching Download PDF

Info

Publication number
KR100276413B1
KR100276413B1 KR1019980028394A KR19980028394A KR100276413B1 KR 100276413 B1 KR100276413 B1 KR 100276413B1 KR 1019980028394 A KR1019980028394 A KR 1019980028394A KR 19980028394 A KR19980028394 A KR 19980028394A KR 100276413 B1 KR100276413 B1 KR 100276413B1
Authority
KR
South Korea
Prior art keywords
thin film
etching
semiconductor device
semiconductor
region
Prior art date
Application number
KR1019980028394A
Other languages
Korean (ko)
Other versions
KR19990013854A (en
Inventor
사또시 야부따
아쯔시 반
신야 야마까와
가쯔히로 가와이
마사야 오까모또
Original Assignee
마찌다 가쯔히꼬
샤프 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마찌다 가쯔히꼬, 샤프 가부시키가이샤 filed Critical 마찌다 가쯔히꼬
Publication of KR19990013854A publication Critical patent/KR19990013854A/en
Application granted granted Critical
Publication of KR100276413B1 publication Critical patent/KR100276413B1/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78609—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32138—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only pre- or post-treatments, e.g. anti-corrosion processes

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Thin Film Transistor (AREA)
  • ing And Chemical Polishing (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

본 발명의 반도체 소자는 게이트, 소스, 드레인의 각 전극과, 게이트 절연막과, 채널 영역을 형성하는 제1 반도체 박막과, 상기 제1 반도체 박막에 직접 접속되어 상기 소스 및 드레인 전극과 상기 제1 반도체 박막간에 형성되는 n+ 불순물 도핑된 제2 반도체 박막을 포함하고, 게이트 전압이 반도체 소자 특성에서의 부 임계치 영역 또한 드레인 전류가 1E-10〔A〕 이하가 되는 영역에 상당하는 경우, 상기 소스 전극과 드레인 전극간에 흐르는 누설 전류 Ids가 이하의 [수학식 1]로 근사되고,A semiconductor device of the present invention includes: a first semiconductor thin film that forms a gate region, a source region, a drain region, a gate insulating film, and a channel region; a first semiconductor thin film that is directly connected to the first semiconductor thin film, Doped second semiconductor thin film formed between the source electrode and the drain electrode and the gate voltage corresponds to a region where the sub-threshold region in the semiconductor device characteristic and the drain current are equal to or less than 1E-10 [A] The leakage current Ids flowing between the drain electrodes is approximated by the following equation (1)

Ids×L/W=Aexp (-Ea/kT)Ids L / W = Aexp (-Ea / kT)

Ea : 활성화 에너지(eV)Ea: Activation energy (eV)

k : 볼츠만 상수k: Boltzmann constant

T : 온도(k)T: temperature (k)

W/L∴ 반도체 소자 크기W / L∴ Semiconductor device size

상기 게이트 전압에서의 상기 [수학식 1]의 T의 값이 303 ∼ 338〔k〕일 때, 상기 A의 값이 5E-6〔A〕 이하로 설정되어 있다.When the value of T in the above formula (1) at the gate voltage is 303 to 338 [k], the value of A is set to 5E-6 [A] or less.

Description

반도체 소자 및 그 제조 방법, 및 드라이 에칭 후의 처리 방법Semiconductor device, manufacturing method thereof, and processing method after dry etching

본 발명은 액티브 매트릭스형 액정 표시 장치, 밀착형 이미지 센서 등의 액티브 소자에 이용되고 있는 박막 트랜지스터 등의 반도체 소자 및 그 제조 방법에 관한 것이고, 또한 상기 반도체 소자의 제조 시에 행해지는 드라이 에칭 후의 피에칭물에 잔류하는 에칭 가스 원소나 반응 생성물을 제거하는 드라이 에칭 후의 처리 방법에 관한 것이다.The present invention relates to a semiconductor device such as an active matrix type liquid crystal display device and a thin film transistor used in an active device such as a contact type image sensor and a manufacturing method thereof and also relates to a method of manufacturing a semiconductor device, And a method of processing after dry etching to remove an etching gas element or a reaction product remaining in the etching solution.

종래부터, 박막 트랜지스터(TFT: Thin Film Transistor)는 액티브 매트릭스형 액정 표시 장치(AMLCD)에 가장 많이 이용되고 있다. TFT의 기본 구조에는 스태거형과 역스태거형 TFT의 구조가 있지만, 여기서는 역 스태거형 TFT에 대해 설명한다.2. Description of the Related Art Conventionally, a thin film transistor (TFT) is most widely used in an active matrix type liquid crystal display (AMLCD). The basic structure of the TFT includes a stagger type and reverse stagger type TFT structure, but here, a reverse stagger type TFT will be described.

상기 역스태거형 TFT에는 a) 채널 보호형 TFT, b) 백채널 에칭형 TFT가 있다.The reverse stagger type TFT includes a) a channel-protective TFT, and b) a back channel etching type TFT.

처음에, 채널 보호형 TFT에 대해 그 구조 및 제조 방법에 대해 도 13을 참조하면서 이하에 설명한다.First, the structure and manufacturing method of a channel-protective TFT will be described below with reference to Fig.

우선, 유리 등의 절연성 기판(210) 상에 Al, Mo, Ta 등을 스퍼터링법으로 적층한 후 패터닝함으로써 게이트 전극(220) 및 게이트 배선(도시하지 않음)을 형성한다.First, a gate electrode 220 and a gate wiring (not shown) are formed by laminating Al, Mo, Ta, or the like on an insulating substrate 210 such as glass by sputtering method and patterning.

다음에, 플라즈마 CVD (Chemical Vapor Deposition)법에 의해 상기 게이트 전극(220)을 덮도록 게이트 절연막(230)을 적층한다.Next, the gate insulating film 230 is laminated to cover the gate electrode 220 by a plasma CVD (Chemical Vapor Deposition) method.

계속해서, 상기 게이트 절연막(230) 상에 TFT의 채널층(240)을 형성한다. 이 채널층(240)의 채널 영역에 상당하는 부분에 에칭 스토퍼층이 되는 채널 보호층(290)을 형성한다.Subsequently, a channel layer 240 of the TFT is formed on the gate insulating film 230. A channel protection layer 290 is formed as an etching stopper layer in a portion corresponding to the channel region of the channel layer 240.

그 후, 동일하게 플라즈마 CVD 법에 의해 형성된 n+형으로 불순물 도핑된 비정질 Si막 또는 미결정 Si막에 의해 TFT의 소스 전극(260b) 및 드레인 전극(260a)의 콘택트층(250)이 되는 막을 형성하고, 채널층(240)과 콘택트층(250)의 두 Si를 패터닝한다. 이 때, 채널층(240)은 에칭 스토퍼층이 되는 채널 보호층(290)에 의해 보호되어 있기 때문에 콘택트층(250)만이 에칭되어 소스 및 드레인의 콘택트 영역이 형성된다.Thereafter, a film to be the contact layer 250 of the source electrode 260b and the drain electrode 260a of the TFT is formed by the n + -type impurity-doped amorphous Si film or the microcrystalline Si film similarly formed by the plasma CVD method , The channel layer 240 and the contact layer 250 are patterned. At this time, since the channel layer 240 is protected by the channel protection layer 290 serving as an etching stopper layer, only the contact layer 250 is etched to form the source and drain contact regions.

이 후, Ta, Cr, Ti, ITO막 등 혹은 이들의 적층막이 형성된 후, 상기한 콘택트층(250)의 형상에 따라서 패터닝하여 드레인 전극(260a), 소스 전극(260b) 및 배선을 형성함과 동시에, 드레인 전극(260a)과 소스 전극(260b)간에 갭부(280)를 형성한다.Thereafter, a Ta, Cr, Ti, ITO film or the like or a laminated film thereof is formed and patterned according to the shape of the contact layer 250 to form a drain electrode 260a, a source electrode 260b, At the same time, a gap portion 280 is formed between the drain electrode 260a and the source electrode 260b.

마지막으로, 플라즈마 CVD 법에 의해 형성되는 SiN막, 및 수지 절연막 혹은 이들의 적층막으로 이루어진 TFT 보호막(270)을 형성한다.Finally, a TFT protective film 270 made of a SiN film, a resin insulating film, or a laminated film thereof formed by the plasma CVD method is formed.

다음에, 백채널 에칭형 TFT에 대해 그 구조 및 제조 방법에 대해 도 14를 참조하면서 이하에 설명한다.Next, the structure and manufacturing method of the back channel etching type TFT will be described below with reference to Fig.

상기 백채널 에칭형 TFT는 도 13에 도시한 채널 보호형 TFT에 형성된 채널 보호층(290)이 형성되지 않으며 게이트 절연막(230)과 채널층(240)이 되는 막과 콘택트층(250)이 되는 막이 형성된 후, 채널층(240)과 콘택트층(250)이 되는 두 Si막을 섬 형상으로 패터닝한다.The back channel etch type TFT has a structure in which the channel protective layer 290 formed in the channel protective TFT shown in FIG. 13 is not formed and the film which becomes the gate insulating film 230 and the channel layer 240 and the contact layer 250 After the film is formed, the two Si films to be the channel layer 240 and the contact layer 250 are patterned into an island shape.

계속해서, Ta, Al 등의 금속막을 형성하고 이 금속막을 패터닝하여 드레인 전극(260a), 소스 전극(260b) 및 배선을 형성한다.Subsequently, a metal film such as Ta or Al is formed and the metal film is patterned to form the drain electrode 260a, the source electrode 260b, and the wiring.

그 후, 채널층(240) 상의 콘택트층(250)이 되는 비정질 Si막 혹은 미결정 Si막을 에칭 제거하고 드레인 전극(260a)과 소스 전극(260b)간의 콘택트 영역을 형성한다. 이 때, 채널층(240)이 되는 막을 남기고 상기 비정질 Si막 혹은 미결정 Si막만을 에칭하는 것은 곤란하므로 채널층(240)의 일부(TFT 채널을 형성하는 계면과 반대측 부분)가 에칭 제거된다. 이 때문에, 상기 채널층(240)은 도 13에서 도시한 채널 보호형 TFT의 채널층(240)에 비해 막 두께를 미리 두껍게 형성하고 있다.Thereafter, an amorphous Si film or a microcrystalline Si film which becomes the contact layer 250 on the channel layer 240 is etched away to form a contact region between the drain electrode 260a and the source electrode 260b. At this time, since it is difficult to etch only the amorphous Si film or the microcrystalline Si film while leaving the film to be the channel layer 240, a part of the channel layer 240 (the portion opposite to the interface forming the TFT channel) is etched away. Therefore, the channel layer 240 is thicker than the channel layer 240 of the channel-protective TFT shown in FIG. 13 in advance.

그런데, TFT의 전기적 특성으로는 온 전류가 높고 또한 오프 전류가 낮은 것이 필요하다. 특히, TFT 액정 디스플레이의 경우에는 TFT의 온 시간에 액정층 등을 유전체로 하는 화소 용량 영역 혹은 보조적으로 형성한 용량으로 대전된 전하를 통상 적어도 상기 온 시간의 200배 이상인 오프 시간 동안 유지할 필요가 있기 때문에, 온 전류와 오프 전류간의 비(온 전류/오프 전류)는 약 5자릿수 이상 취할 필요가 있다.Incidentally, as the electrical characteristics of the TFT, it is necessary that the ON current is high and the OFF current is low. Particularly, in the case of a TFT liquid crystal display, it is necessary to maintain the charge in the pixel capacitor region having the liquid crystal layer or the like as a dielectric or the auxiliary formed capacitor at the on-time of the TFT for at least an off time which is at least 200 times the on- Therefore, the ratio (on current / off current) between the on current and the off current needs to be at least about five digits.

이러한 TFT의 전기적 특성은 TFT 액정 디스플레이의 사용 온도 범위를 넓히는 경우에도 달성될 필요가 있다.The electrical characteristics of such a TFT need to be achieved even when the temperature range of use of the TFT liquid crystal display is widened.

또한, 일반적으로 상기 TFT 등의 반도체 소자는 제조 공정에서 드레인 전극 및 소스 전극에 대한 콘택트 영역을 형성하기 위해서 콘택트층을 형성하는 반도체막을 에칭할 필요가 있다. 에칭 후의 반도체층의 격자 산란, 수소의 이탈 등의 에칭 손상에 의한 결함 준위수의 증가, 피에칭물에 부착한 에칭 가스 원소나 반응 생성물에 의해 TFT의 오프 전류의 증가를 초래한다.In addition, in general, a semiconductor element such as a TFT needs to be etched to form a contact layer for forming a contact region for a drain electrode and a source electrode in a manufacturing process. An increase in the number of defect levels due to etching damage such as lattice scattering of the semiconductor layer after etching, detachment of hydrogen, etc., and an increase in the off current of the TFT due to etching gas elements or reaction products attached to the etchant.

그래서, 종래부터, 드라이 에칭 후의 처리로서 피에칭물에 부착한 에칭 가스 원소나 반응 생성물의 원소를 제거하는 방법이 여러가지 제안되어 있다.Thus, conventionally, various methods have been proposed for removing elements of an etching gas adhered to an object to be etched or an element of a reaction product as a treatment after dry etching.

예를 들면, 드라이 에칭을 행한 후의 기판에 부착한 에칭 가스 원소나 반응 생성물을 산, 알칼리, 유기 용액, 물 등의 액체로 처리를 실시하고 제거하는 방법이 제안되고 있다.For example, there has been proposed a method in which an etching gas element or a reaction product adhered to a substrate after dry etching is treated with a liquid such as an acid, an alkali, an organic solution or water and removed.

또한, 드라이 에칭을 행할 때에 챔버벽에 부착한 물질을 챔버 온도를 높게 하여 기화시켜 챔버로부터 배기함으로써 제거하거나, 특개소 59-143073호 공보에 개시되어 있는 바와 같이, 고온에서 또한 N2나 Ar 등의 정화 가스를 챔버 내에 흘리는 것으로 제거하는 방법이 제안되고 있다.In addition, the removal in the course of conducting dry etching to vaporize the material adhered to the chamber walls to a higher temperature by the exhaust from the chamber or chambers, as disclosed in Patent Publication No. 59-143073 points, also at high temperatures, such as N 2 or Ar A method of removing the purge gas of the exhaust gas by flowing the purge gas into the chamber has been proposed.

또한, 챔버벽에 부착한 물질을 사용자가 챔버 자체를 알콜로 닦음으로써 제거하는 방법이 제안되고 있다.Further, a method is proposed in which the user removes the substance attached to the chamber wall by wiping the chamber itself with alcohol.

그런데, 일반적으로 TFT의 온 전류, 오프 전류 모두, 온도 상승에 따라 증가한다. 이 온도 상승에 따르는 전류의 증가율은 특히 오프 전류가 온 전류보다도 크기 때문에 오프 전류의 발생 자체를 억제하지 않으면 상술한 온 전류와 오프 전류간의 비(온 전류/오프 전류)를 달성할 수 없다.In general, both the ON current and the OFF current of the TFT increase with temperature rise. Since the off current is larger than the on current in particular, the rate of increase of the current according to the temperature rise can not achieve the above-described ratio (on current / off current) between the on current and the off current unless the generation of the off current is suppressed.

이와 같이, 오프 전류가 증가하면 TFT의 특성이 저하하게 되며 TFT 액정 디스플레이에서의 표시 품위의 저하를 초래한다.As described above, when the off current is increased, the characteristics of the TFT are deteriorated and the display quality of the TFT liquid crystal display is lowered.

또한, 종래의 드라이 에칭 후의 처리로서 피에칭물에 부착한 에칭 가스 원소나 반응 생성물을 제거하는 방법에서는 이하에 도시한 바와 같은 문제가 생긴다.In addition, as a process after the conventional dry etching, there is a problem as shown below in the method of removing an etching gas element or a reaction product attached to an object to be etched.

1) 산, 알칼리, 유기 용액, 물 등의 용액에 의한 처리 방법에서는 에칭 장치 외에 특수한 장치, 즉 용액을 조작하기 위한 장치와, 용액을 폐액하는 폐액 처리 장치 등이 필요하게 됨과 동시에, 제조 공정이 증가되는 등의 문제가 생긴다.1) In the method of treating with a solution of an acid, an alkali, an organic solution or water, a special apparatus other than an etching apparatus, that is, an apparatus for operating a solution, a waste liquid processing apparatus for waste solution, And the like.

2) 챔버의 고온화에 따른 처리 방법에서는 다음에 기판을 처리하는 제조에서는 기판의 처리를 끝내고나서 다음 기판의 처리까지의 시간적인 간격이 짧게 된다. 즉, 기판에 부착한 원소가 기화하여 배기하기까지의 시간이 짧아져서 기판에 부착한 원소의 제거를 효과적으로 행할 수 없다고 하는 문제가 생긴다.2) In the processing method according to the high temperature of the chamber, the time interval from the completion of the processing of the substrate to the processing of the next substrate is short in the next manufacturing process of the substrate. That is, the time taken for the element attached to the substrate to vaporize and exhaust is shortened, so that it is not possible to effectively remove the element adhered to the substrate.

3) 특개소 59-143073호 공보에 개시된 처리 방법에서는 처리 시간이 10분 ∼ 1시간으로 길고 제조 공정에서의 장치의 처리 능력이 크게 떨어진다고 하는 문제가 생긴다.3) In the treatment method disclosed in Japanese Patent Application Laid-Open No. 59-143073, there is a problem that the treatment time is as long as 10 minutes to 1 hour and the treatment capability of the apparatus in the production process is greatly reduced.

4) 챔버벽을 알콜로 닦아 챔버벽에 부착한 에칭 가스 원소나 반응 생성물을 제거하는 방법에서는 사용자 자신이 행하므로 유해한 가스나 반응 생성물에 의해서 인체에 악영향을 미칠 우려가 있다.4) In the method of removing the etching gas element or the reaction product attached to the chamber wall by wiping the chamber wall with alcohol, the user himself or herself may cause harmful influence to the human body due to harmful gas or reaction product.

본 발명의 목적은 오프 전류를 저감시켜 반도체 소자의 전기적 특성을 향상시킬 수 있음과 동시에, 잔류 에칭 가스나 반응 생성물에 의한 인체에의 영향을 적게 할 수 있는 반도체 소자 및 그 제조 방법, 및 드라이 에칭 후의 처리 방법을 제공하는 것에 있다.An object of the present invention is to provide a semiconductor device capable of reducing the off current and improving the electrical characteristics of the semiconductor device and reducing the influence on the human body by the residual etching gas and the reaction product, And to provide a processing method thereafter.

구체적으로는, 반도체 소자의 제조 공정에서 콘택트층을 형성하기 위한 에칭 후에 기판에 부착한 에칭 가스 원소나 반응 생성물을 효율 좋게 제거하거나 또는 반도체층의 격자 산란의 완화, 수소 이탈의 억제 등에 의해 반도체 소자에 발생하는 결함 준위수를 적게 함으로서 반도체 소자의 오프 전류를 저감시켜 전기적 특성을 향상시키는 것이다.Specifically, it is possible to efficiently remove an etching gas element or a reaction product adhered to a substrate after etching to form a contact layer in the process of manufacturing a semiconductor device, or to suppress the lattice scattering of the semiconductor layer, So that the off current of the semiconductor device can be reduced to improve the electrical characteristics.

본 발명의 반도체 소자는 상기한 목적을 달성하기 위해서,The semiconductor device of the present invention, in order to achieve the above object,

게이트, 소스, 드레인의 각 전극과,Each of the gate, source, and drain electrodes,

게이트 절연막과,A gate insulating film,

채널 영역을 형성하는 제1 반도체 박막과,A first semiconductor thin film forming a channel region;

상기 제1 반도체 박막에 직접 접속되어 상기 소스 및 드레인 전극과 상기 제1 반도체 박막간에 형성되는 n+ 불순물 도핑된 제2 반도체 박막을 포함하고,And an n + impurity-doped second semiconductor thin film directly connected to the first semiconductor thin film and formed between the source and drain electrodes and the first semiconductor thin film,

게이트 전압이 반도체 소자 특성에서의 부 임계치 영역 또한 드레인 전류가 1E-10〔A〕 이하가 되는 영역에 상당하는 경우,When the gate voltage corresponds to a region where the sub-threshold value region in the semiconductor device characteristic and the drain current is 1E-10 [A] or less,

상기 소스 전극과 드레인 전극간에 흐르는 누설 전류 Ids가 이하의 [수학식 1]로 근사되어,The leakage current Ids flowing between the source electrode and the drain electrode is approximated by the following expression (1)

〈수학식 1〉&Quot; (1) "

Ids×L/W=Aexp (-Ea/kT)Ids L / W = Aexp (-Ea / kT)

Ea : 활성화 에너지(eV)Ea: Activation energy (eV)

k : 볼츠만 상수k: Boltzmann constant

T : 온도(k)T: temperature (k)

W/L : 반도체 소자 크기W / L: Size of semiconductor device

상기 게이트 전압에서의 상기 [수학식 1]의 T의 값이 303 ∼ 338〔k〕일 때, 상기 A의 값이 5E-6〔A〕 이하로 설정되어 있는 것을 특징으로 한다.And the value of A is set to 5E-6 [A] or less when the value of T in the equation (1) is 303 to 338 [k] at the gate voltage.

상기 구성에 따르면, 반도체 소자가 이용되는 소자에서의 실사용 온도 범위에서 오프 전류 및 오프측에서의 광전류를 저감할 수 있다.According to the above configuration, it is possible to reduce the off current and the photocurrent on the off side in the practical use temperature range in the device in which the semiconductor element is used.

이로 인해, 상기 반도체 소자가 TFT인 경우 TFT의 전기적 특성을 향상시킬 수 있다. 즉, 상기 구성의 TFT의 온 전류가 높고 또한 오프 전류를 낮게 할 수 있다.Therefore, when the semiconductor element is a TFT, the electrical characteristics of the TFT can be improved. That is, the on-current of the TFT of the above-described configuration is high and the off-current can be made low.

또한, 이 TFT를 이용한 소자가 TFT 액정 디스플레이이면, TFT의 온 전류와 오프 전류간의 비는 약 5자릿수 이상을 확보할 수 있기 때문에 TFT 액정 디스플레이에서의 표시 품위를 향상시킬 수 있다.Further, if the element using this TFT is a TFT liquid crystal display, since the ratio between the on current and the off current of the TFT can be secured to about five digits or more, the display quality in the TFT liquid crystal display can be improved.

본 발명의 다른 반도체 소자는 상기한 목적을 달성하기 위해서,Another semiconductor device of the present invention, in order to achieve the above object,

게이트, 소스, 드레인의 각 전극과,Each of the gate, source, and drain electrodes,

게이트 절연막과,A gate insulating film,

채널 영역을 형성하는 제1 반도체 박막과,A first semiconductor thin film forming a channel region;

상기 제1 반도체 박막에 직접 접속되어 상기 소스 및 드레인 전극과 상기 제1 반도체 박막간에 형성되는 n+ 불순물 도핑된 제2 반도체 박막을 포함하고,And an n + impurity-doped second semiconductor thin film directly connected to the first semiconductor thin film and formed between the source and drain electrodes and the first semiconductor thin film,

게이트 전압이 반도체 소자 특성에서의 부 임계치 영역 또한 드레인 전류가 1E-10〔A〕 이하가 되는 영역에 상당하는 경우,When the gate voltage corresponds to a region where the sub-threshold value region in the semiconductor device characteristic and the drain current is 1E-10 [A] or less,

상기 소스 전극과 드레인 전극간에 흐르는 누설 전류 Ids가 이하의 [수학식 1]로 근사되어,The leakage current Ids flowing between the source electrode and the drain electrode is approximated by the following expression (1)

〈수학식 1〉&Quot; (1) "

Ids×L/W=Aexp (-Ea/kT)Ids L / W = Aexp (-Ea / kT)

Ea : 활성화 에너지(eV)Ea: Activation energy (eV)

k : 볼츠만 상수k: Boltzmann constant

T : 온도(k)T: temperature (k)

W/L : 반도체 소자 크기W / L: Size of semiconductor device

상기 게이트 전압에서의 상기 [수학식 1]의 Ea의 값이 0.3 ∼ 0.5〔eV〕가 되는 영역에서 상기 A의 값이 5E-6〔A〕 이하로 설정되어 있는 것을 특징으로 한다.The value of A is set to 5E-6 [A] or less in a region where the value of Ea in the equation (1) is 0.3 to 0.5 [eV] at the gate voltage.

이와 같이, 온도 대신에 활성화 에너지로 규정한 게이트 전압의 영역에서도 상술한 작용을 얻을 수 있다.Thus, the above-described action can be obtained even in the region of the gate voltage specified by the activation energy instead of the temperature.

상기 TFT로서는 예를 들면, 소스 전극과 드레인 전극과의 갭부에 상당하는 제2 반도체 박막의 영역 전부와 상기 갭부에 상당하는 제1 반도체 박막의 영역 일부가 제거되어 있는 것을 특징으로 하는 TFT, 즉 백채널 에칭형 TFT를 적합하게 이용할 수 있다.The TFT is, for example, a TFT in which all of the region of the second semiconductor thin film corresponding to the gap portion between the source electrode and the drain electrode and a portion of the first semiconductor thin film corresponding to the gap portion are removed. The channel-etching type TFT can be suitably used.

이 때, 상기한 게이트 전압은 -1 ∼ -5V의 범위로 설정되는 것이 바람직하다. 또한, 드레인 전압은 5 ∼ 15V로 설정되는 것이 바람직하다. 그리고, 게이트 절연막의 단위 면적당 용량은 1 ∼ 2E-4〔F/m2〕로 설정되는 것이 바람직하다.At this time, the gate voltage is preferably set in the range of -1 to -5V. It is also preferable that the drain voltage is set to 5 to 15V. The capacitance per unit area of the gate insulating film is preferably set to 1 to 2E-4 [F / m 2 ].

본 발명의 반도체 소자의 제조 방법은 상기한 목적을 달성하기 위해서,In order to attain the above object, in a method of manufacturing a semiconductor device of the present invention,

절연성 기판 상에 게이트 전극을 형성하는 제1 공정과,A first step of forming a gate electrode on an insulating substrate,

상기 게이트 전극 상에 게이트 절연막을 형성하는 제2 공정과,A second step of forming a gate insulating film on the gate electrode,

상기 게이트 절연막 상에 반도체층이 되는 채널 영역을 갖는 제1 반도체 박막을 적층하는 제3 공정과,A third step of laminating a first semiconductor thin film having a channel region to be a semiconductor layer on the gate insulating film;

상기 제1 반도체 박막 상에 콘택트층이 되는 n+ 불순물을 도핑한 제2 반도체 박막을 적층하는 제4 공정과,A fourth step of laminating a second semiconductor thin film doped with n + impurity to be a contact layer on the first semiconductor thin film;

상기 제1 반도체 박막 및 제2 반도체 박막을 소정의 형상으로 패터닝하는 제5 공정과,A fifth step of patterning the first semiconductor thin film and the second semiconductor thin film into a predetermined shape,

상기 제2 반도체 박막 상에 소스 전극 및 드레인 전극을 형성하는 제6 공정과,A sixth step of forming a source electrode and a drain electrode on the second semiconductor thin film,

상기 제1 반도체 박막의 채널 영역 상의 제2 반도체 박막을 에칭하고, 상기 소스 전극 및 드레인 전극의 콘택트 영역을 형성하는 제7 공정을 포함하고,And a seventh step of etching the second semiconductor thin film on the channel region of the first semiconductor thin film and forming a contact region of the source electrode and the drain electrode,

적어도 제7 공정까지로 제조된 반도체 소자에 대해 반응성이 낮은 가스의 플라즈마에 의해, 상기 반도체 소자의 표면 처리를 행하는 것을 특징으로 한다.Characterized in that the surface treatment of the semiconductor element is performed by a plasma of a gas having a low reactivity with respect to the semiconductor element manufactured up to at least the seventh step.

상기 구성에 따르면, 반도체 소자의 제조 공정에서, 적어도 제7 공정까지로 제조된 반도체 소자에 대해 반응성이 낮은 가스의 플라즈마에 의해, 상기 반도체 소자의 표면 처리를 행하는 공정에 의해, 콘택트 영역을 형성하기 위해 행해진 에칭에 의해 피에칭물인 반도체 소자 상에 잔류한 에칭 가스나 반응 생성물을 상기 가스의 플라즈마에 의해 제거하고, 또한 에칭 후의 반도체층의 격자 산란, 수소의 이탈 등의 에칭 손상에 의해 증가하는 결함 준위수를 감소시킬 수 있다.According to the above configuration, the step of forming the contact region by the step of performing the surface treatment of the semiconductor element by the plasma of the gas having low reactivity with respect to the semiconductor element manufactured up to at least the seventh step in the semiconductor element manufacturing step The etching gas or the reaction product remaining on the semiconductor element to be etched is removed by the plasma of the gas and the defect is increased due to the etching damage such as lattice scattering of the semiconductor layer after etching, The number of levels can be reduced.

이로 인해, 반도체 소자의 오프 전류를 저감시켜 전기적 특성을 향상시킬 수 있다.As a result, the off current of the semiconductor element can be reduced and the electrical characteristics can be improved.

플라즈마 표면 처리용 가스로서는 예를 들면, H2, N2, NH3, He, Ar, O2중 적어도 한 종류가 이용된다.As the plasma surface treatment gas, for example, at least one of H 2 , N 2 , NH 3 , He, Ar, and O 2 is used.

또한, 플라즈마 표면 처리는 상기 제7 공정의 직후에 상기 제7 공정의 에칭 처리에 사용되는 에칭실 내에서 행해지는 것이 바람직하다.It is preferable that the plasma surface treatment is performed in the etching chamber used for the etching treatment of the seventh step immediately after the seventh step.

상기 구성에 따르면, 상술한 작용 이외에, 에칭 처리와 플라즈마 표면 처리를 동일 에칭실에서 행함으로써 에칭 후의 플라즈마 표면 처리를 위한 장치를 별도로 설치하지 않아도 좋다. 이로 인해, 제조 공정을 늘리지 않고 효율좋게 기판에 부착한 에칭 가스 원소나 반응 생성물을 제거할 수 있다.According to the above configuration, in addition to the above-mentioned operation, it is not necessary to separately provide an apparatus for plasma surface treatment after etching by performing the etching treatment and the plasma surface treatment in the same etching chamber. This makes it possible to remove etching gas elements and reaction products efficiently adhering to the substrate without increasing the number of manufacturing steps.

본 발명의 드라이 에칭 후의 처리 방법은 상기한 목적을 달성하기 위해서,In order to achieve the above-described object,

드라이 에칭 후에 잔류하는 에칭 가스 원소 및 반응 생성물을 피에칭물 및 에칭을 행하는 챔버로부터 제거하는 드라이 에칭 후의 처리 방법에 있어서,A process after dry etching to remove an etch gas element and a reaction product remaining after dry etching from an etchant and a chamber in which etching is performed,

상기 피에칭물에 대해 반응성이 낮은 가스를 플라즈마화하고, 이 플라즈마 가스를 이용하여 드라이 에칭 후의 피에칭물 및 챔버의 표면을 처리하는 것을 특징으로 한다.Characterized in that a gas having a low reactivity with respect to the object to be etched is converted into a plasma, and the surface of the etched material and the chamber after the dry etching are treated using the plasma gas.

상기 구성에 따르면, 피에칭물에 대해 반응성이 낮은 가스를 이용하여 드라이 에칭 후의 피에칭물을 플라즈마 표면 처리함으로써 드라이 에칭 후에 피에칭물에 부착하는 에칭 가스 원소 및 반응 생성물을 제거할 수 있다.According to the above configuration, the etching gas after the dry etching is subjected to the plasma surface treatment by using the gas having low reactivity with respect to the etchant, thereby removing the etching gas element and the reaction product adhering to the etchant after the dry etching.

또한, 상기 드라이 에칭 후의 처리 방법을 반도체 소자의 제조 시에 적용하면, 에칭에 의해 생기는 반도체층의 격자 산란이나 수소의 이탈 등의 에칭 손상에 의해 증가하는 결함 준위수를 감소시킬 수 있다.In addition, when the method after the dry etching is applied to the production of a semiconductor device, it is possible to reduce the number of defect levels that increase due to etching damage such as lattice scattering of the semiconductor layer or detachment of hydrogen caused by etching.

이와 같은 드라이 에칭 후의 처리 방법으로서, 구체적으로, 예를 들면, 드라이 에칭과 상기 드라이 에칭 후의 플라즈마 표면 처리를 동일한 챔버 내에서 연속해서 행하는 것이 바람직하다.Specifically, for example, the dry etching and the plasma surface treatment after the dry etching are preferably performed successively in the same chamber.

이와 같이, 에칭 처리와 플라즈마 표면 처리를 동일한 챔버 내에서 행함으로써 에칭 후의 처리를 행하기 위한 장치를 별도로 설치할 필요가 없게 된다.Thus, it is not necessary to separately provide an apparatus for performing the post-etching treatment by performing the etching treatment and the plasma surface treatment in the same chamber.

또한, 드라이 에칭과 상기 드라이 에칭 후의 플라즈마 표면 처리를 서로 다른 챔버 내에서 연속해서 행해도 좋다. 이 방법은 소위 멀티 챔버형 드라이 에칭 장치를 이용하는 경우의 처리 방법, 혹은 소위 인라인형 드라이 에칭 장치를 이용하는 경우의 처리 방법이다.Further, the dry etching and the plasma surface treatment after the dry etching may be successively performed in different chambers. This method is a processing method using a so-called multi-chamber type dry etching apparatus or a processing method using a so-called in-line type dry etching apparatus.

상기 구성에 따르면, 드라이 에칭 후의 플라즈마 표면 처리를 행하는 챔버 내에 미리 플라즈마 표면 처리용 가스를 충진할 수 있기 때문에, 드라이 에칭 종료 직후에 플라즈마 표면 처리를 행할 수 있다. 이와 같이, 드라이 에칭과 상기 드라이 에칭 후의 플라즈마 표면 처리를 서로 다른 챔버 내에서 행함으로써 드라이 에칭 후의 진공과 플라즈마 표면 처리를 개시하기 위한 가스 충진을 병렬로 행할 수 있기 때문에 전체 처리 시간을 단축할 수 있다.According to the above configuration, the plasma surface treatment gas can be filled in advance in the chamber for performing the plasma surface treatment after the dry etching, so that the plasma surface treatment can be performed immediately after the completion of the dry etching. As described above, since the dry etching and the plasma surface treatment after the dry etching are performed in different chambers, the vacuum after the dry etching and the gas filling for starting the plasma surface treatment can be performed in parallel, so that the entire processing time can be shortened .

본 발명의 또 다른 목적, 특징 및 우수한 점은 이하에 나타낸 기재에 의해서 충분히 알 수 있을 것이다. 또한, 본 발명의 이점은 첨부 도면을 참조한 다음 설명에서 명백해질 것이다.Other objects, features and advantages of the present invention will become more apparent from the following description. Further, advantages of the present invention will become apparent from the following description with reference to the accompanying drawings.

도 1은 본 발명의 실시예의 반도체 소자의 개략 단면도.1 is a schematic cross-sectional view of a semiconductor device of an embodiment of the present invention;

도 2는 도 1에 도시한 반도체 소자가 구비된 액티브 매트릭스 기판의 개략 평면도.FIG. 2 is a schematic plan view of an active matrix substrate provided with the semiconductor element shown in FIG. 1; FIG.

도 3은 도 1에 도시한 반도체 소자의 게이트 전압 Vg와 드레인 전류 Id간의 관계를 나타낸 그래프.3 is a graph showing the relationship between the gate voltage Vg and the drain current Id of the semiconductor device shown in FIG.

도 4는 도 1에 도시한 반도체 소자의 게이트 전압 Vg와 드레인 전류 Id와, 종래의 반도체 소자의 게이트 전압 Vg와 드레인 전류 Id간의 관계를 나타낸 그래프.4 is a graph showing the relationship between the gate voltage Vg and the drain current Id of the semiconductor device shown in Fig. 1 and the gate voltage Vg and the drain current Id of the conventional semiconductor device.

도 5는 도 1에 도시한 반도체 소자의 오프 전류와 온도간의 관계를 나타낸 그래프.5 is a graph showing the relationship between the off current and the temperature of the semiconductor device shown in Fig.

도 6은 도 3 및 도 4에 도시한 그래프로 나타낸 드레인 전류 Id를 측정하기 위한 측정 장치의 개략도.6 is a schematic view of a measuring device for measuring the drain current Id shown in the graphs shown in Figs. 3 and 4. Fig.

도 7은 도 1에 도시한 반도체 소자를 제조할 때에 사용하는 드라이 에칭 장치의 개략 구성도.Fig. 7 is a schematic structural view of a dry etching apparatus used in manufacturing the semiconductor device shown in Fig. 1; Fig.

도 8은 도 7에 도시한 드라이 에칭 장치로 행해지는 에칭 처리 및 플라즈마 표면 처리의 흐름을 나타낸 플로우차트.8 is a flowchart showing the flow of the etching treatment and the plasma surface treatment performed by the dry etching apparatus shown in Fig.

도 9는 도 1에 도시한 반도체 소자를 제조할 때에 사용하는 드라이 에칭 장치의 다른 예를 나타낸 설명도.Fig. 9 is an explanatory view showing another example of a dry etching apparatus used in manufacturing the semiconductor device shown in Fig. 1; Fig.

도 10은 도 1에 도시한 반도체 소자를 제조할 때에 사용하는 드라이 에칭 장치의 또 다른 예를 나타낸 설명도.10 is an explanatory view showing still another example of a dry etching apparatus used in manufacturing the semiconductor device shown in Fig.

도 11은 도 1에 도시한 구성의 반도체 소자에서 플라즈마 표면 처리를 N2에서 He로 변경한 경우의 상기 반도체 소자의 게이트 전압 Vg와 드레인 전류 Id간의 관계를 나타낸 그래프.11 is a graph showing the relationship between the gate voltage Vg and the drain current Id of the semiconductor device when the plasma surface treatment is changed from N 2 to He in the semiconductor device having the configuration shown in FIG.

도 12는 본 발명의 다른 실시예의 반도체 소자의 개략 단면도.12 is a schematic cross-sectional view of a semiconductor device according to another embodiment of the present invention.

도 13은 종래의 반도체 소자의 개략 단면도.13 is a schematic cross-sectional view of a conventional semiconductor device.

도 14는 다른 종래의 반도체 소자의 개략 단면도.14 is a schematic cross-sectional view of another conventional semiconductor device.

<도면의 주요 부분에 대한 부호의 설명>Description of the Related Art

10 : 절연성 기판10: Insulating substrate

11 : TFT(반도체 소자)11: TFT (semiconductor device)

12 : 주사선12: Scanning line

13 : 신호선13: Signal line

14 : 화소 전극14:

20 : 게이트 전극20: gate electrode

30 : 게이트 절연막30: Gate insulating film

40 : 채널층(제1 반도체 박막)40: channel layer (first semiconductor thin film)

50 : 콘택트층(제2 반도체 박막)50: contact layer (second semiconductor thin film)

60a : 드레인 전극60a: drain electrode

60b : 소스 전극60b: source electrode

70 : 보호층70: Protective layer

80 : 갭부80:

＜실시예 1＞&Lt; Example 1 &gt;

본 발명의 일 실시예에 대해 도면을 참조해서 설명하면 이하와 같다. 또한, 본 실시예에 따른 반도체 소자로서 백채널 에칭형의 TFT(이하, 단순하게 TFT로 한다)에 대해 설명한다.An embodiment of the present invention will be described below with reference to the drawings. A back channel etching type TFT (hereinafter, simply referred to as a TFT) as a semiconductor device according to the present embodiment will be described.

상기 TFT는 액정 표시 장치 등으로 이용되는 액티브 매트릭스 기판에 사용된다. 이 액티브 매트릭스 기판은 예를 들면 도 2에 도시한 바와 같이 서로 평행하게 배열된 복수의 주사선(12…)에 직교해서 복수의 신호선(13…)이 배치된 구조로 되어 있다.The TFT is used in an active matrix substrate used for a liquid crystal display device or the like. 2, the active matrix substrate has a structure in which a plurality of signal lines 13 are arranged orthogonally to a plurality of scanning lines 12 arranged in parallel to one another.

상기 주사선(12)과 신호선(13)으로 둘러싸인 구형의 각 영역에는 화소 전극(14)이 배치되고 있다. 또한, 주사선(12)과 신호선(13)과의 교차부 근방에는 스위칭 소자로서 기능하는 TFT(11)가 형성되어 있다.A pixel electrode 14 is disposed in each of rectangular regions surrounded by the scanning line 12 and the signal line 13. A TFT 11 functioning as a switching element is formed near the intersection of the scanning line 12 and the signal line 13.

상기 TFT(11)는 주사선(12)과 전기적으로 접속된 게이트 전극(20)과, 신호선(13)과 전기적으로 접속된 소스 전극(60b)과, 화소 전극(14)과 전기적으로 접속된 드레인 전극(60a)으로 구성되어 있다.The TFT 11 includes a gate electrode 20 electrically connected to the scanning line 12, a source electrode 60b electrically connected to the signal line 13, a drain electrode electrically connected to the pixel electrode 14, (60a).

상기 TFT(11)는 도 1에 도시한 바와 같이 예를 들면 투명한 유리 등으로 이루어진 절연성 기판(10) 상에 게이트 전극(20), 게이트 절연막(30), 제1 반도체 박막으로서의 채널층(40), 제2 반도체 박막으로서의 콘택트층(50), 드레인 전극(60a), 소스 전극(60b)이 순차 적층되며, 상기 드레인 전극(60a)과 소스 전극(60b)을 덮도록 보호층(70)이 형성된 구조로 되어 있다.1, the TFT 11 includes a gate electrode 20, a gate insulating film 30, a channel layer 40 as a first semiconductor thin film on an insulating substrate 10 made of transparent glass or the like, A contact layer 50 as a second semiconductor thin film, a drain electrode 60a and a source electrode 60b are sequentially stacked and a protective layer 70 is formed to cover the drain electrode 60a and the source electrode 60b Structure.

상기 구성의 TFT(11)는 상술한 바와 같이 백채널 에칭형이므로 상기 드레인 전극(60a)과 소스 전극(60b)의 사이의 갭부(80)는 드레인 전극(60a), 소스 전극(60b), 콘택트층(50)을 에칭함으로써 형성된다. 이 때, 콘택트층(50)만을 에칭하는 것은 곤란하기 때문에 콘택트층(50)의 아래쪽에 배치된 채널층(40)은 콘택트층(50)측의 표면에서부터 소정의 두께까지 에칭된 상태로 되어 있다.The gap portion 80 between the drain electrode 60a and the source electrode 60b is formed by the drain electrode 60a, the source electrode 60b, Layer 50 as shown in FIG. At this time, since it is difficult to etch only the contact layer 50, the channel layer 40 disposed under the contact layer 50 is in a state of being etched from the surface of the contact layer 50 to a predetermined thickness .

상술된 바와 같이, 갭부(80)를 에칭에 의해 형성한 경우, 채널층(40), 콘택트층(50), 드레인 전극(60a), 소스 전극(60b)의 에칭 처리 표면은 에칭 손상, 즉 반도체층인 채널층(40)이나 콘택트층(50)의 격자 산란이나 수소의 이탈 등의 에칭 손상에 의해서 결함 준위수가 증가한 상태가 되며, 또한, 에칭 가스 원소나 반응 생성물 등이 부착하고, 이들이 TFT(11)의 전기적 특성, 특히 오프 전류 특성을 저하시키고 있다.The etched surface of the channel layer 40, the contact layer 50, the drain electrode 60a, and the source electrode 60b is etched by etching, Etch damage such as lattice scattering of the channel layer 40 or the contact layer 50 or detachment of hydrogen leads to a state in which the defect level increases and etching gas elements or reaction products adhere to the TFT layer, 11, especially the off current characteristics.

그래서, 본 실시예에서는 이하에 나타낸 반도체 소자의 제조 방법에서 갭부(80)의 형성 시에 잔류하는 에칭 가스 원소나 반응 생성물 등을 제거하고, TFT(11)의 특성을 향상시키고 있다.Therefore, in the present embodiment, the following method of manufacturing a semiconductor device improves the characteristics of the TFT 11 by removing etching gas elements, reaction products, and the like that remain at the time of forming the gap portion 80.

여기서, 상기 TFT(11)의 제조 방법에 대해 도 1을 참조하면서 이하에 설명한다.Hereinafter, a method of manufacturing the TFT 11 will be described with reference to FIG.

공정 (I)Step (I)

유리 기판으로 이루어진 절연성 기판(10) 상에 게이트 전극(20)을 형성한다 (제1 공정). 즉, 상기 게이트 전극(20)은 절연성 기판(10) 상에 Al, Mo, Ta 등을 스퍼터링법으로써 4500Å 적층한 후 패터닝하여 얻어진다.A gate electrode 20 is formed on an insulating substrate 10 made of a glass substrate (first step). That is, the gate electrode 20 is obtained by depositing Al, Mo, Ta or the like on the insulating substrate 10 by sputtering to have a thickness of 4500 angstroms and then patterning.

여기서, 상기 절연성 기판(10)으로서는 유리 기판 이외에 유리 기판 표면에 Ta2O5, SiO2등의 절연막을 베이스 코팅막으로서 형성한 것을 사용해도 좋다.Here, as the insulating substrate 10, an insulating film such as Ta 2 O 5 or SiO 2 may be formed as a base coating film on the glass substrate surface in addition to the glass substrate.

공정(II)Step (II)

상기 절연성 기판(10) 상에 형성된 게이트 전극(20) 상에 이 게이트 전극(20)을 덮도록 게이트 절연막(30)을 적층한다(제2 공정). 본 실시예에서는 플라즈마 CVD(Chemical Vapor Deposition)법에 의해 SiNx막을 3000Å 적층하여 게이트 절연막(30)으로 하였다.A gate insulating film 30 is deposited on the gate electrode 20 formed on the insulating substrate 10 so as to cover the gate electrode 20 (second step). In this embodiment, a SiNx film is formed by plasma CVD (Chemical Vapor Deposition) method to form a gate insulating film 30 having a thickness of 3000 angstroms.

또한, 절연성을 높이기 위해, 상기 게이트 전극(20)을 양극 산화하고, 이 양극 산화막을 제1 게이트 절연막(도시하지 않음)으로 하고, 상기 플라즈마 CVD에 의해 적층되는 게이트 절연막(30)을 제2 게이트 절연막으로 해도 좋다.The gate electrode 20 is anodized to form an anodic oxide film as a first gate insulating film (not shown), and the gate insulating film 30 laminated by the plasma CVD is formed as a second gate It may be an insulating film.

공정(III)Step (III)

상기 게이트 절연막(30)에 계속해서 채널층(40)이 되는 비정질 Si로 이루어진 제1 반도체 박막을 CVD 법에 의해 1500Å 적층한다(제3 공정).A first semiconductor thin film made of amorphous Si, which will be a channel layer 40 subsequently to the gate insulating film 30, is laminated by CVD to a thickness of 1500 angstroms (third step).

공정(IV)Step (IV)

상기 제1 반도체 박막 상에 콘택트층(50)이 되는 제2 반도체 박막을 계속해서 적층한다(제4 공정). 즉, 상기 제2 반도체 박막은 제1 반도체 박막 상에, n+형에 불순물(인 등)을 도핑한 비정질 Si 또는 미결정 Si를 플라즈마 CVD법에 의해 500Å 적층하여 얻어진다.The second semiconductor thin film to be the contact layer 50 is continuously laminated on the first semiconductor thin film (fourth step). That is, the second semiconductor thin film is obtained by laminating amorphous Si or microcrystalline Si doped with n + impurity (phosphorus or the like) on the first semiconductor thin film in a thickness of 500 Å by the plasma CVD method.

공정(V)Step (V)

계속해서, 상기 제1 반도체 박막 및 제2 반도체 박막을 HCl+SF6혼합 가스에 의한 드라이 에칭법을 이용해서 섬 형상으로 패터닝하여 채널층(40) 및 콘택트층(50)을 얻는다(제5 공정). 여기서, 드라이 에칭법으로 사용하는 가스는 상기 HCl+SF6혼합 가스에 한정하는 것은 아니고, CF4+O2혼합 가스, BCl3가스 등을 이용해도 좋다.Subsequently, the first semiconductor thin film and the second semiconductor thin film are patterned into an island shape using a dry etching method using a HCl + SF 6 mixed gas to obtain a channel layer 40 and a contact layer 50 ). Here, the gas used in the dry etching method is not limited to the HCl + SF 6 mixed gas, but a CF 4 + O 2 mixed gas, BCl 3 gas, or the like may be used.

또한, 상기 제1 반도체 박막 및 제2 반도체 박막의 에칭법은 상기한 드라이 에칭법에 한정하는 것을 아니고, 예를 들면 Si 에칭액(HF+HNO3등)을 이용한 습식 에칭법이어도 좋다.The etching of the first semiconductor thin film and the second semiconductor thin film is not limited to the dry etching method described above, and may be a wet etching method using, for example, a Si etching solution (HF + HNO 3 or the like).

공정(VI)Step (VI)

상기 섬 형상으로 패터닝된 제1 반도체 박막 및 제2 반도체 박막 상에 Ta, Ti, Al, ITO 등의 어느 한 종류의 금속 박막을 스퍼터링법에 의해 적층한 후 패터닝을 행하고 드레인 전극(60a) 및 소스 전극(60b)이 되는 배선(도시하지 않음)을 형성한다(제6 공정).A metal thin film of any one of Ta, Ti, Al, and ITO is deposited on the island-shaped first semiconductor thin film and the second semiconductor thin film by a sputtering method and then patterned to form a drain electrode 60a and a source Thereby forming a wiring (not shown) which becomes the electrode 60b (sixth step).

공정(VII)Step (VII)

채널층(40)의 채널 영역 상의 콘택트층(50)을 상기 드레인 전극(60a) 및 소스 전극(60b)의 갭부(80)을 따라 에칭 제거함으로써 콘택트 영역을 형성한다(제7 공정). 이 때의 에칭법으로서는 SF6+HCl 혼합 가스를 사용한 드라이 에칭법을 이용하였다. 본 실시예에서, 드라이 에칭의 장치로서는 도 7에 도시한 평행 평판형 드라이 에칭 장치를 이용하였다. 이 장치의 상세에 대해서는 후술한다.The contact layer 50 on the channel region of the channel layer 40 is etched away along the gap portion 80 of the drain electrode 60a and the source electrode 60b to form a contact region. As the etching method at this time, a dry etching method using a mixed gas of SF 6 + HCl was used. In this embodiment, a parallel plate type dry etching apparatus shown in Fig. 7 was used as the dry etching apparatus. Details of this apparatus will be described later.

또한, 드라이 에칭법에 사용하는 가스는 상기 HCl+SF6혼합 가스에 한정하는 것은 아니고, CF4+O2혼합 가스, BCl3가스 등을 이용해도 좋다.The gas used in the dry etching method is not limited to the above HCl + SF 6 mixed gas, and a CF 4 + O 2 mixed gas, BCl 3 gas, or the like may be used.

또한, 상기한 에칭법은 상기한 드라이 에칭법에 한정하는 것은 아니고, 예를 들면 Si 에칭액(HF+HNO3등)을 이용한 습식 에칭법이어도 좋다.The above-mentioned etching method is not limited to the dry etching method described above, and may be a wet etching method using, for example, a Si etching solution (HF + HNO 3 or the like).

공정(VIII)Step (VIII)

계속해서, 에칭 후의 처리(이하, 플라즈마 표면 처리로 칭한다)를 행한다. 구체적으로는, 공정(VII)에서의 에칭이 완료한 후, 에칭 챔버 내에 피에칭물인 반도체 기판을 남긴 상태에서 에칭 가스를 배기한다. 그 후, 에칭과 동일한 챔버 내에 N2가스를 도입하고, 예를 들면 압력 1500mTorr, N2가스 유량 1000sccm, 투입 전력 400W, 전극 간 거리 35㎜, 온도 60℃의 상태에서 120초간 유지한다. 이 때, N2가스는 플라즈마화하고, 이 플라즈마에 의해서 반도체 기판에 부착하고 있는 에칭 가스 원소나 반응 생성물을 흡착하여 제거하도록 되어 있다.Subsequently, a process after etching (hereinafter referred to as plasma surface treatment) is performed. Specifically, after the etching in the step (VII) is completed, the etching gas is exhausted while leaving the semiconductor substrate to be etched in the etching chamber. Thereafter, N 2 gas is introduced into the same chamber as the etching and maintained at a pressure of 1500 mTorr, an N 2 gas flow rate of 1000 sccm, an input power of 400 W, an interelectrode distance of 35 mm, and a temperature of 60 캜 for 120 seconds. At this time, the N 2 gas is converted into plasma, and the etching gas element or the reaction product attached to the semiconductor substrate is adsorbed and removed by the plasma.

여기서, 상기 플라즈마 표면 처리에서는 플라즈마용 가스로서 N2가스를 사용했지만, 이에 한정되는 것은 아니고, H2가스, NH3가스, He 가스, O2가스, Ar 등 중 적어도 1종의 가스를 이용해도 좋다.In the above plasma surface treatment, N 2 gas is used as the plasma gas. However, the present invention is not limited to this, and even if at least one of H 2 gas, NH 3 gas, He gas, O 2 gas, good.

또한, 상기 플라즈마 표면 처리의 상세에 대해서는 후술한다.Details of the plasma surface treatment will be described later.

공정(IX)Step (IX)

마지막으로, SiNx를 CVD법에 의해 적층하고 패터닝함으로서 보호층(70)을 형성한다. 또한, 상기 보호층(70)은 수지 절연막이어도 좋고, SiN 막과 수지 절연막으로 이루어지는 2층 구조라도 좋다.Finally, the protective layer 70 is formed by laminating SiNx by CVD and patterning. The protective layer 70 may be a resin insulating film or a two-layer structure including a SiN film and a resin insulating film.

이상의 공정 (1) ∼ 공정 (IX)에 의해, 도1에 도시한 TFT(11)가 완성된다. 그리고, 이와 같이 해서 완성된 TFT(11)는 이하에 도시한 바와 같은 특성을 갖고 있다.The TFT 11 shown in Fig. 1 is completed by the above steps (1) to (IX). Then, the TFT 11 thus completed has characteristics as shown below.

상기한 바와 같이 제조된 TFT(11)의 특성을 조사하기 위해서 우선 드레인 전극(60a)·소스 전극(60b) 간에 흐르는 전류치를 측정한다.In order to investigate the characteristics of the TFT 11 manufactured as described above, first, the current value flowing between the drain electrode 60a and the source electrode 60b is measured.

상기 측정계로는 도 6에 도시한 바와 같이 TFT(11)의 게이트 전극(20)에 접속된 가변 전압 발생 장치(2)와, 드레인 전극(60a)에 전류계(3)를 통해 접속된 전압 발생 장치(4)로 구성된 측정계가 이용된다. 또한, 상기 TFT(11)의 소스 전극(60b)은 접지되어 있다.6, the measuring system includes a variable voltage generating device 2 connected to the gate electrode 20 of the TFT 11 and a voltage generating device 2 connected to the drain electrode 60a through an ammeter 3, (4) is used. Further, the source electrode 60b of the TFT 11 is grounded.

상기한 측정계에서, 가변 전압 발생 장치(2)에서는 전압을 -20V ∼ +20V까지 가변시키고, 이 전압(이하, 게이트 전압 Vg로 칭한다)을 TFT(11)의 게이트 전극(20)에 인가한 경우, 드레인 전극(60a)에서 소스 전극(60b)으로 흐르는 값(이하, 드레인 전류 Id로 칭한다)은 게이트 전극(20)에 인가되는 전압에 의해서 변화하고 전류계(3)에 의해 축차 측정된다. 이 때, 드레인 전극(60a)에는 전압 발생 장치(4)에 의해 10V의 고정 전압이 인가되어 있다.In the above-described measuring system, when the voltage is varied from -20 V to + 20 V in the variable voltage generator 2 and this voltage (hereinafter referred to as gate voltage Vg) is applied to the gate electrode 20 of the TFT 11 (Hereinafter referred to as a drain current Id) flowing from the drain electrode 60a to the source electrode 60b varies depending on the voltage applied to the gate electrode 20 and is measured by the ammeter 3 in sequence. At this time, a fixed voltage of 10 V is applied to the drain electrode 60a by the voltage generating device 4. [

상기한 측정계에 의해, 실온에서 본원의 TFT(11)와 종래의 TFT와의 드레인 전류 Id를 측정한 결과, 도 3에 도시한 바와 같은 Vg-Id 곡선을 얻었다. 도 3에서, 처리란 본 실시예에서 에칭 후의 채널층(40)과 콘택트층(50)에 대한 플라즈마 표면 처리이다. 즉, 미처리 TFT는 플라즈마 표면 처리가 행해지지 않은 종래의 TFT를 나타내고, 처리 TFT는 플라즈마 표면 처리를 행한 본원의 TFT를 나타내게 된다.As a result of measuring the drain current Id between the TFT 11 of the present invention and the conventional TFT at room temperature by the above-described measuring system, a Vg-Id curve as shown in Fig. 3 was obtained. In Fig. 3, the process is a plasma surface treatment for the channel layer 40 and the contact layer 50 after etching in this embodiment. That is, the untreated TFT represents a conventional TFT in which the plasma surface treatment is not performed, and the processing TFT represents the TFT of the present invention subjected to the plasma surface treatment.

도 3의 그래프로부터, 처리 TFT는 미처리 TFT에 비해 오프 전류의 값이 낮게되어 있다는 것을 알 수 있다.It can be seen from the graph of Fig. 3 that the off-current value of the processing TFT is lower than that of the untreated TFT.

여기서, 오프 전류란 TFT(11)의 임계치 전압(Vth) 보다 낮은 게이트 전압 Vg인 경우에 흐르는 전류이다. 상기 Vth는 이하와 같이 해서 구해진다. 예를 들면, 도 6에 도시한 측정계에서, 가변 전압 발생 장치(2)에 의해 인가하는 게이트 전압 Vg를 -20V ∼ +20V, 전압 발생 장치(4)에 의해 인가하는 고정 전압 Vsd를 10V로 한 경우에, 드레인 전류 Id를 측정하여 얻어진 Vg-Id 곡선(도 3의 그래프)에서,Here, the off current is a current flowing when the gate voltage Vg is lower than the threshold voltage Vth of the TFT 11. [ The Vth is obtained as follows. For example, in the measurement system shown in Fig. 6, the gate voltage Vg applied by the variable voltage generator 2 is set to -20 V to + 20 V, and the fixed voltage Vsd applied by the voltage generator 4 is set to 10 V In the case of the Vg-Id curve (the graph of FIG. 3) obtained by measuring the drain current Id,

Vg>Vth의 영역(오프 전류 영역)에서는 드레인 전류 Id는 이하의 [수학식 2]에서 나타낸다.In the region of Vg > Vth (off current region), the drain current Id is expressed by the following formula (2).

Id=1/2·μ·C·W/L (Vg-Vth)2 Id = 1/2 .multidot.C.multidot.W / L (Vg-Vth) 2

μ : 이동도μ: mobility

C : 단위 면적당 게이트 절연막 용량C: Gate insulating film capacity per unit area

W/L : TFT 크기W / L: TFT size

또한, 상기 [수학식 2]는 이하의 [수학식 3]으로 다시 표현될 수 있다.Further, the above-mentioned expression (2) can be expressed again by the following expression (3).

√Id = √(1/2·μ·C·W/L)·(Vg - Vth)? Id =? (1/2 .multidot.C.multidot.W / L). (Vg - Vth)

상기 [수학식 3]에서는 Vg - √Id 곡선(도시하지 않음)에서 직선 영역이 존재한다. 따라서, 이 직선 영역의 근사 곡선의 상기 [수학식 3]으로 표현되는 그래프의 X 세그먼트를 Vth로 결정함으로써 Vth의 값을 구할 수 있다.In Equation (3), there exists a linear region in the Vg - Vd curve (not shown). Therefore, the value of Vth can be obtained by determining the X-segment of the graph expressed by the above-mentioned expression (3) of the approximate curve of this linear region as Vth.

또한, 도 6에 나타낸 측정계에서, 30℃와 90℃에서의 본원의 TFT(11 : 처리 TFT)의 드레인 전류의 값을 측정한 결과와, 30℃와 90℃에서의 종래의 TFT(미처리 TFT)의 드레인 전류의 값을 측정한 결과로부터, 도 4에 도시한 바와 같은 Vg-Id 곡선을 얻었다. 처리, 미처리의 정의는 도 3의 그래프의 설명과 동일한 것으로 한다.In the measurement system shown in Fig. 6, the results of measurement of the drain current values of the present TFT (11: processing TFT) at 30 DEG C and 90 DEG C and the results of measurement of the drain current of conventional TFT (untreated TFT) at 30 DEG C and 90 DEG C, The Vg-Id curve as shown in Fig. 4 was obtained. The definition of processing and unprocessed is the same as that of the graph of Fig.

도 4에서, 온도 상승에 따라, 오프 전류·온 전류도 증가하고, 더구나 증가율은 온 전류보다도 오프 전류 쪽이 약간 커지고 있지만, 종래의 TFT에 비해 오프 전류측에서의 증가율이 억제되어 있는 것을 알 수 있다.In Fig. 4, the off current and the on current increase as the temperature rises. Moreover, although the increase rate is somewhat larger for the off current than for the on current, it can be seen that the increase rate on the off current side is suppressed as compared with the conventional TFT.

또한, TFT의 오프 전류의 온도 특성은 도 5에 도시한 바와 같은 그래프가 된다. 여기서, 도 5에서, 처리란 본 실시예에서 채널층(40)과 콘택트층(50)을 에칭한 후의 처리, 즉 플라즈마 표면 처리이다. 즉, 미처리 TFT는 플라즈마 표면 처리가 행해지지 않은 종래의 TFT를 나타내고, 처리 TFT는 플라즈마 표면 처리를 행한 본 원의 TFT를 나타내게 된다.The temperature characteristic of the off current of the TFT is a graph as shown in Fig. 5, the process is a process after the channel layer 40 and the contact layer 50 are etched in this embodiment, that is, the plasma surface treatment. That is, the untreated TFT indicates a conventional TFT in which the plasma surface treatment is not performed, and the processing TFT indicates the original TFT in which the plasma surface treatment is performed.

도 5에서, 각 온도 영역은 활성화 에너지 Ea로 표현될 수 있는 온도 영역이며, Ea가 약 0.7 ∼ 0.9eV로 표현될 수 있는 것이 고온도 영역(65 ∼ 90℃)이며, Ea가 약 0.3 ∼ 0.5eV에서 표현될 수 있는 것이 중온도 영역(30 ∼ 65℃)이며, Ea가 약 0.25eV 이하로 표현될 수 있는 것이 저온도 영역(30℃ 이하)이다.5, each temperature region is a temperature region that can be expressed by the activation energy Ea, and a high temperature region (65 to 90 DEG C) where Ea can be expressed by about 0.7 to 0.9 eV and an Ea of about 0.3 to 0.5 (30 DEG C or less) that can be expressed in eV, and a low temperature region (30 DEG C or less) in which Ea can be expressed to about 0.25 eV or less.

도 5에서, 처리 TFT 쪽이 어느 온도 영역에서도 미처리 TFT에 비해 오프 전류치의 자연대수가 작아지고 있는 것을 알 수 있다. 즉, 처리 TFT 쪽이 미처리 TFT에 비해 오프 전류치가 대폭 작아지고 있는 것을 알 수 있다.It can be seen in Fig. 5 that the natural number of the off current value is smaller in the temperature region of the processing TFT than in the untreated TFT. That is, it can be seen that the off-current value of the processing TFT is much smaller than that of the untreated TFT.

따라서, 도 5에 도시한 특성을 갖는 TFT(11)가 이용되는 소자에서의 실사용 온도 범위에서 오프 전류 및 오프측에서의 광전류를 저감할 수 있는 것을 알 수 있다.Therefore, it can be seen that the off current and the photocurrent on the off side can be reduced in the practical use temperature range in the element in which the TFT 11 having the characteristics shown in Fig. 5 is used.

이로 인해, 상기 TFT(11)의 전기적 특성을 향상시킬 수 있다. 즉, 상기 구성의 TFT(11)의 온 전류가 높으며 또한 오프 전류를 낮게 할 수 있다.Thus, the electrical characteristics of the TFT 11 can be improved. That is, the ON current of the TFT 11 having the above-described configuration is high and the off current can be made low.

이상과 같은 TFT(11)의 전기적 특성은 이하와 같이 해서 설정된다.The electrical characteristics of the TFT 11 as described above are set as follows.

상기 게이트 전압 Vg가 TFT(11) 특성에서의 부 임계치(subthreshold) 영역 또한 드레인 전류가 1E-10〔A〕 이하가 되는 영역에 상당하는 경우(도 3에서는 게이트 전압 Vg가 -1V ∼ -5V로 되어 있다), TFT(11)의 소스 전극(60b)과 드레인 전극(60a)간에 흐르는 누설 전류(오프 전류) Ids가, 이하의 [수학식 1]로 근사되고,When the gate voltage Vg corresponds to a subthreshold region in the characteristics of the TFT 11 and also corresponds to a region where the drain current is 1E-10 [A] or less (in FIG. 3, the gate voltage Vg is in the range of -1V to -5V ), The leakage current (off current) Ids flowing between the source electrode 60b and the drain electrode 60a of the TFT 11 is approximated by the following expression (1)

〈수학식 1〉&Quot; (1) &quot;

Ids × L/W = Aexp (-Ea/kT)Ids L / W = Aexp (-Ea / kT)

Ea : 활성화 에너지(eV)Ea: Activation energy (eV)

k : 볼츠만 상수k: Boltzmann constant

T : 온도(k)T: temperature (k)

W/L : 반도체 소자 크기W / L: Size of semiconductor device

상기 게이트 전압 Vg에서의 상기 [수학식 1]의 T의 값이 303 ∼ 338〔k〕(30 ∼ 65℃)일 때, 상기 A의 값이 5E-6〔A〕 이하로 설정된다. 이 A의 값은 에칭 후의 반도체층의 불순물이나 격자 산란, 수소의 이탈에 관한 결함 준위의 양(결함 준위수)을 나타낸 것이며, 이 값이 작으면 작을수록 누설 전류(오프 전류)가 작아진다.When the value of T in the above formula (1) at the gate voltage Vg is 303 to 338 [k] (30 to 65 ° C), the value of A is set to 5E-6 [A] or less. The value of A indicates the amount of defects (defect level number) related to impurities, lattice scattering, and hydrogen escape of the semiconductor layer after etching. The smaller the value, the smaller the leakage current (off current).

상기 A의 값은 도 5의 중온도 영역의 그래프로부터 구해지며, 구체적으로는 A의 값은 5E-6 ∼ 5E-9〔A〕의 범위가 된다. 그렇기 때문에, 상기 A의 값은 상기 게이트 전압 Vg에서의 상기 [수학식 1]의 T의 값이 303 ∼ 338〔k〕(30 ∼ 65℃)일 때 5E-6〔A〕 이하로 설정하면 좋은 것을 알 수 있다. 이 A의 값은 상술한 플라즈마 표면 처리를 행한 경우의 값이며, 만약 플라즈마 표면 처리를 행하지 않으면 1E-5〔A〕 정도가 된다. 그렇기 때문에, 플라즈마 표면 처리를 행한 TFT에서는 플라즈마 표면 처리를 행하지 않은 TFT보다도 누설 전류(오프 전류)가 작아지는 것을 알 수 있다.The value of A is obtained from the graph of the mid-temperature range of FIG. 5, and specifically, the value of A is in the range of 5E-6 to 5E-9 [A]. Therefore, the value of A may be set to 5E-6 [A] or less when the value of T in the above-mentioned formula (1) at the gate voltage Vg is 303 to 338 [k] (30 to 65 ° C) . The value of A is a value obtained when the above-described plasma surface treatment is performed, and is about 1E-5 [A] if the plasma surface treatment is not performed. Therefore, it can be seen that the leakage current (off current) is smaller in the TFT on which the plasma surface treatment is performed than on the TFT on which the plasma surface treatment is not performed.

따라서, 본 실시예의 TFT(11)를 TFT 액정 디스플레이에 이용하면 TFT(11)의 온 전류와 오프 전류간의 비는 약 5자릿수 이상을 확보할 수 있기 때문에 TFT 액정 디스플레이에서의 표시 품위를 향상시킬 수 있다.Therefore, when the TFT 11 of the present embodiment is used for a TFT liquid crystal display, the ratio between the ON current and the OFF current of the TFT 11 can be secured to about five digits or more, so that the display quality in the TFT liquid crystal display can be improved have.

또한, 도 5로부터, 상기 게이트 전압이 반도체 소자 특성에서의 부 임계치 영역또한 드레인 전류가 1E-10〔A〕 이하가 되는 영역에 상당하는 경우, 상기 소스 전극과 드레인 전극간에 흐르는 누설 전류 Ids가 상기한 [수학식 1]로 근사되고, 상기 게이트 전압에서의 상기 [수학식 1]의 Ea의 값이 0.3 ∼ 0.5〔eV〕가 되는 영역에서 상기 A의 값을 5E-6〔A〕 이하로 설정해도 도 4 및 도 5에 도시한 바와 같은 특성의 TFT로 할 수 있다.5, when the gate voltage corresponds to a region where the sub-threshold value region and the drain current in the semiconductor device characteristics are equal to or less than 1E-10 [A], the leakage current Ids flowing between the source electrode and the drain electrode, The value of A is set to 5E-6 [A] or less in a region where the value of Ea in the above formula (1) is 0.3 to 0.5 [eV] in the gate voltage TFTs having the characteristics shown in Figs. 4 and 5 can be used.

또한, 도 5에 도시한 바와 같은 특성을 나타내는 TFT(11)에서는 상기 드레인 전압이 5 ∼ 15V로 설정되어 있다.In the TFT 11 showing the characteristics shown in Fig. 5, the drain voltage is set to 5 to 15V.

또한, 도 5에 도시한 바와 같은 특성을 나타내는 TFT(11)에서는 게이트 절연막(30)의 단위 면적당 용량이, 1 ∼ 2E-4〔F/m2〕으로 설정되어 있다.In the TFT 11 showing the characteristics shown in FIG. 5, the capacitance per unit area of the gate insulating film 30 is set to 1 to 2E-4 [F / m 2 ].

이상의 TFT의 특성은 제조 공정의 (VIII)에서 플라즈마 표면 처리용 가스로서 N2가스를 이용한 경우에 대해 서술한 것이지만, 이하에 플라즈마 표면 처리용 가스로서 He 가스를 이용한 경우의 TFT의 특성에 대해 설명한다. 또한, 이 플라즈마 표면 처리는 드라이 에칭 장치에서 행하는 것으로 한다.The characteristics of the above TFTs are described in the case where N 2 gas is used as the plasma surface treatment gas in the step (VIII) of the manufacturing process. Hereinafter, the characteristics of the TFT in the case of using He gas as the plasma surface treatment gas do. The plasma surface treatment is performed in a dry etching apparatus.

이 경우, 플라즈마 표면 처리는 챔버(105) 내의 압력 1000mTorr, He 가스의 가스 유량 1000sccm, 투입 전력 200W, 전극간 거리 35㎜, 온도 60℃로 설정된 조건에서 120초간 행하였다.In this case, the plasma surface treatment was performed for 120 seconds under the condition that the pressure in the chamber 105 was 1000 mTorr, the gas flow rate of He gas was 1000 sccm, the input power was 200 W, the distance between electrodes was 35 mm, and the temperature was 60 캜.

상기한 플라즈마 표면 처리를 행한 TFT의 Vg-Id 곡선은 도 11에 도시한 파선과 같이 되었다. 또한, 도 11에는 비교를 위해, 플라즈마 표면 처리를 행하지 않은 TFT의 특성을 실선으로 나타냈다.The Vg-Id curve of the TFT subjected to the plasma surface treatment described above was shown by the broken line shown in Fig. 11, the characteristics of the TFT on which the plasma surface treatment is not performed are shown by solid lines for comparison.

도 11의 그래프로부터, TFT에서의 부 임계치 영역(1 ∼ -6V)에서 또한 드레인 전류 Id가 1E-10(A) 이하로 나타나는 영역(0V 이하)에 상당하는 게이트 전압 Vg에서, 상기한 플라즈마 표면 처리가 끝난 TFT의 오프 전류치를 종래의 것과 비교해서 저감할 수 있는 것을 알 수 있었다.11, at the gate voltage Vg corresponding to the region (0 V or less) in which the drain current Id is 1E-10 (A) or less in the sub-threshold region (1-6V) in the TFT, It is found that the off current value of the processed TFT can be reduced as compared with the conventional one.

여기서, 상술한 제조 공정(VIII)에서의 플라즈마 표면 처리 방법에 대해 설명한다. 또한, 이 플라즈마 표면 처리는 제조 공정(VII)에서 사용되는 드라이 에칭 장치에서 계속해서 행하는 것으로 한다. 또한, 이하의 설명에서는, TFT(11)를 기판(101), 소자(102)로 대체하여 설명하고 있다.Here, the plasma surface treatment method in the above-described production step (VIII) will be described. The plasma surface treatment is to be continued in the dry etching apparatus used in the production step (VII). In the following description, the TFT 11 is replaced with the substrate 101 and the element 102.

우선, 드라이 에칭 장치에 대해 설명한다.First, the dry etching apparatus will be described.

상기 드라이 에칭 장치는 도 7에 도시한 바와 같이, 기판(101) 상에 TFT 등의 소자(102)를 제조하기 위한 평행 평판형 드라이 에칭 장치이며 상기 기판(101)을 설치하는 평판 형상의 제1 전극(103)과, 상기 제1 전극(103)에 대향하고 또한 평행하게 배치된 평판 형상의 제2 전극(104)과, 이들 제1 전극(103)·제2 전극(104)을 수납하는 챔버(105)와, 상기 제2 전극(104)에 매칭 박스(106)를 통해 접속된 고주파 전원(107)으로 구성되어 있다.7, the dry etching apparatus is a parallel plate type dry etching apparatus for manufacturing a device 102 such as a TFT on a substrate 101 and is a flat plate type dry etching apparatus for mounting the substrate 101, A second electrode 104 in the form of a flat plate disposed in parallel to and opposed to the first electrode 103 and a second electrode 104 in which a first electrode 103 and a second electrode 104 are accommodated, And a high frequency power supply 107 connected to the second electrode 104 through a matching box 106.

상기 드라이 에칭 장치에서의 드라이 에칭 및 그 후의 처리의 방법에 대해서 도 8에 도시한 플로우차트를 참조하면서 이하에 설명한다.A method of dry etching and subsequent processing in the dry etching apparatus will be described below with reference to the flowchart shown in Fig.

우선, 챔버(105) 내에 에칭 가스를 도입한다 (S1). 일반적으로, 에칭 가스로서, SF6, CF4, HCl, Cl2및 O2등 적어도 2 종류의 가스를 혼합한 혼합 가스를 이용한다. 여기서는 CF4와 O2의 혼합 가스 또는 HCl과 SF6의 혼합 가스 중 어느 하나를 이용한다.First, an etching gas is introduced into the chamber 105 (S1). In general, a mixed gas obtained by mixing at least two kinds of gases such as SF 6 , CF 4 , HCl, Cl 2 and O 2 is used as an etching gas. Here, either a mixed gas of CF 4 and O 2 or a mixed gas of HCl and SF 6 is used.

계속해서, 챔버(105) 내에 에칭 가스를 충진한 상태에서 방전(에칭)을 행한다(S2). 즉, 챔버(105) 내에 에칭 가스를 충진한 상태에서 고주파 전원(107)으로부터의 고주파 전력을 매칭 박스(106)를 통해 제2 전극(104)으로 유도하고, 제2 전극(104)과 제1 전극(103)간에서 에칭 가스를 플라즈마 상태로 하고, 제1 전극(103)에 설치된 기판(101) 상의 소자(102)에 대해 에칭을 행한다.Subsequently, discharge (etching) is performed in a state in which the etching gas is filled in the chamber 105 (S2). That is, the high-frequency power from the high-frequency power source 107 is guided to the second electrode 104 through the matching box 106 while the etching gas is filled in the chamber 105, and the second electrode 104 and the first Etching is performed on the element 102 on the substrate 101 provided on the first electrode 103 with the etching gas in a plasma state between the electrodes 103. [

상기 S2에서의 에칭 조건, 즉, 에칭 가스의 유량(가스 유량), 고주파 전원(107)으로부터의 고주파 전력(투입 전력), 챔버(105) 내압(압력), 제1 전극(103), 제2 전극(104)의 온도(전극 온도), 제1 전극(103)·제2 전극(104) 간의 거리(전극 간 거리)는 이하에 나타낸 바와 같다. 또한, 에칭 가스로서 HCl과 SF6의 혼합 가스를 이용한다.The etching conditions in S2, that is, the flow rate of the etching gas (gas flow rate), the high frequency power (input power) from the high frequency power supply 107, the chamber internal pressure (pressure), the first electrode 103, The temperature (electrode temperature) of the electrode 104 and the distance between the first electrode 103 and the second electrode 104 (inter-electrode distance) are as follows. Further, a mixed gas of HCl and SF 6 is used as an etching gas.

· 가스 유량 : HCl ‥‥ 200 ∼ 1000sccmGas flow rate: HCl 200 to 1000 sccm

SF6‥‥ 200 ∼ 1000sccmSF 6 200 to 1000 sccm

·투입 전력 ‥‥ 200 ∼ 1000W· Power input 200 ~ 1000W

·압력 ‥‥ 150 ∼ 2000mTorr· Pressure: 150 ~ 2000mTorr

·전극 온도 ‥‥ 실온 ∼ 150℃· Electrode temperature · · · Room temperature ~ 150 ℃

·전극간 거리 ‥‥ 20 ∼ 150㎜· Distance between electrodes: 20 to 150 mm

이상과 같은 에칭 조건의 범위 내에서, 기판(101)의 소자(102)에 대한 드라이 에칭을 행한다. 또한, 상기한 조건은 에칭 가스에 따라 다르므로 그 에칭 가스에 따라서 적절하게 설정하는 것으로 한다.Dry etching is performed on the element 102 of the substrate 101 within the range of the above etching conditions. In addition, since the above-described conditions depend on the etching gas, it is set appropriately in accordance with the etching gas.

계속해서, 에칭 종료 후, 챔버(105) 내의 에칭 가스 등을 배기하기 위해서 진공을 행하고(S3), 그 후 N2가스를 챔버(105) 내의 압력이 소정의 값에 도달할 때까지 상기 챔버(105) 내에 도입한다(S4).Subsequently, after the etching is finished, a vacuum is applied to exhaust the etching gas or the like in the chamber 105 (S3), and then N 2 gas is introduced into the chamber 105 105 (S4).

계속해서, N2가스의 도입에 의해 챔버(105) 내의 압력이 소정의 압력에 도달한 후, 소정의 고주파 전력을 고주파 전원(107)으로부터 투입하고 120초간 플라즈마 표면 처리를 행한다(S5). 이와 같이, 에칭 직후의 기판(101) 및 소자(102)에 대해 플라즈마 표면 처리를 행함으로써, 기판(101) 및 소자(102)나 챔버(105)에 부착한 에칭 가스 및 반응 생성물의 원소를 제거한다.Subsequently, after the pressure in the chamber 105 reaches a predetermined pressure by the introduction of N 2 gas, a predetermined high frequency power is supplied from the high frequency power source 107 and the plasma surface treatment is performed for 120 seconds (S5). As described above, by performing the plasma surface treatment on the substrate 101 and the element 102 immediately after the etching, the elements of the etching gas and reaction products adhered to the substrate 101 and the element 102 and the chamber 105 are removed do.

여기서의 플라즈마 표면 처리의 조건은 챔버(105) 내에 도입하는 가스의 종류가 다른 것만으로 상술한 에칭 처리의 조건과 거의 동일하다.The conditions of the plasma surface treatment here are almost the same as the conditions of the etching treatment described above, except that the kind of gas introduced into the chamber 105 is different.

상기 S5에서는 플라즈마 표면 처리 시간은 120초 사이로 설정하고 있지만 이에 한정되어 있지 않다. 즉, 상기 플라즈마 표면 처리 시간은 챔버(105) 내의 제2 전극(104)에 투입하는 고주파 전력의 값에 따라서 설정된다. 즉, 투입하는 고주파 전력의 값이 큰 경우에는 플라즈마 표면 처리 시간을 짧게 하고, 투입하는 고주파 전력의 값이 작은 경우에는 플라즈마 표면 처리 시간이 길어지도록 설정된다.In S5, the plasma surface treatment time is set to be 120 seconds, but not limited thereto. That is, the plasma surface treatment time is set in accordance with the value of the high-frequency power applied to the second electrode 104 in the chamber 105. That is, the plasma surface treatment time is shortened when the value of the applied high-frequency power is large, and the plasma surface treatment time is set to be long when the value of the applied high-frequency power is small.

따라서, 상술된 바와 같이, 투입 전력이 200 ∼ 1000W의 범위이면, 약 15초로부터 효과가 나타난다. 그러나, 플라즈마 표면 처리 시간이 길어지면 투입 전력에 의해서는 기판(101) 상의 소자(102)에 손상을 줄 우려가 있어 바람직하지 못하다.Therefore, as described above, when the input power is in the range of 200 to 1000 W, the effect appears from about 15 seconds. However, when the plasma surface treatment time is prolonged, it is undesirable to damage the element 102 on the substrate 101 due to the applied electric power.

상기 플라즈마 표면 처리 후, 챔버(105) 내로부터 도입한 N2가스 등을 배기하기 위해서 진공을 행한다(S6).After the plasma surface treatment, a vacuum is applied to exhaust N 2 gas or the like introduced from the inside of the chamber 105 (S6).

전술한 플라즈마 표면 처리에 이용하는 가스는 기판(101)이나 소자(102)를 구성하는 재료 등에 대해 반응성이 낮은 가스를 이용한다. 예를 들면, 상기한 플라즈마 표면 처리에서는 처리용 가스로서 기판(101)이나 소자(102) 등과 반응성이 낮은 N2가스를 이용했지만, 이에 한정되어 있지 않고, Ar, He 등의 불활성 가스 또는 O2등의 가스를 이용해도 좋다.The gas used in the above-described plasma surface treatment uses a gas having low reactivity with respect to the substrate 101, the material constituting the element 102, and the like. For example, the plasma in the surface treatment as a gas for processing the substrate 101 or component 102 as reactivity, but using a low N 2 gas, but not limited to, an inert gas such as Ar, He or O 2 Gas or the like may be used.

그런데, 드라이 에칭 후의 처리, 즉 기판(101)이나 소자(102)에 부착한 에칭 가스나 반응 생성물의 원소를 제거하기 위한 처리는 종래 산, 알칼리, 유기 용액, 물 등에 의해 제거하고 있었다. 이 경우, 드라이 에칭 장치 외에 특별한 처리 장치가 필요하게 되며, 더구나, 용액의 폐액 처리 장치도 필요하게 되었다.However, the process after the dry etching, that is, the process for removing the etching gas or the reaction product attached to the substrate 101 or the device 102, has been removed by a conventional acid, alkali, organic solution, water or the like. In this case, a special treatment device is required in addition to the dry etching device, and a solution waste solution treatment device is also required.

이에 반해, 본 실시예에서는 드라이 에칭 후의 처리, 즉 기판(101)이나 소자(102)에 부착한 에칭 가스 원소나 반응 생성물을 제거하기 위한 처리가 동일한 드라이 에칭 장치로 행해지며, 더구나, 기판(101)이나 소자(102)에 대해 반응성이 낮은 가스를 이용해서 원소의 제거가 행해지므로 기판(101)이나 소자(102)에 부착한 원소의 제거를 위한 처리 장치를 별도로 설치할 필요없이 더구나 특수한 배기 가스 처리 장치나 폐액 처리 장치도 필요하지 않는다.On the other hand, in the present embodiment, the process after dry etching, that is, the process for removing etching gas elements or reaction products adhered to the substrate 101 or the device 102 is performed by the same dry etching apparatus, Since the element is removed using a gas having low reactivity with respect to the element 102 or the element 102, it is not necessary to separately provide a processing device for removing elements adhered to the substrate 101 or the element 102, There is no need for a device or a waste liquid treatment device.

이로 인해, 드라이 에칭 장치 내에서의 처리 시간이 길어지지만 처리 전체의 공정수는 증가하지 않고 게다가 전체 처리 시간이 증가하지 않는다.This increases the processing time in the dry etching apparatus, but does not increase the number of steps in the entire process, and does not increase the total processing time.

또한, 본 실시예에서는 드라이 에칭 후의 처리가 행해질 때, 챔버(105) 내는 특히 고온으로 하지 않아도 충분히 챔버(105)에 부착한 에칭 가스나 반응 생성물의 원소를 제거할 수 있기 때문에, 종래와 같이, 챔버를 고온으로 해서 챔버에 부착한 에칭 가스나 반응 생성물의 원소를 제거하는 경우와 같이 고온화 장치 등의 특별한 장치를 필요로 하지 않는다.Further, in this embodiment, since the etching gas and the reaction product element adhered to the chamber 105 can be sufficiently removed without performing a particularly high temperature in the chamber 105 when the processing after the dry etching is performed, There is no need for a special apparatus such as a high-temperature apparatus for removing the etching gas adhered to the chamber or the element of the reaction product with the chamber at a high temperature.

또한, 챔버를 고온으로 해서 챔버에 부착한 에칭 가스나 반응 생성물의 원소를 제거하는 경우에서는 처리 시간이 10분 ∼ 1시간 걸리지만, 본 실시예에서는 10분도 걸리지 않고 처리 시간을 대폭 단축할 수 있다.In addition, in the case of removing the etching gas or the reaction product attached to the chamber with the chamber at a high temperature, the treatment time is 10 minutes to 1 hour, but in the present embodiment, the treatment time can be shortened to 10 minutes or less .

또한, 상기한 드라이 에칭 장치로서는 평행 평판형인 것을 이용했지만 이에 한정되는 것은 아니고, 헬리콘형 등의 다른 구조의 에칭 장치라도 좋다.The above-described dry etching apparatus is of a parallel plate type, but is not limited thereto, and may be an etching apparatus of another structure such as helicon type.

상기한 플라즈마 표면 처리는 드라이 에칭을 행한 챔버(105) 내에서 행하고 있지만, 이에 한정되어 있지 않고, 에칭 처리와 플라즈마 표면 처리를 서로 다른 챔버로 행하는 방법이어도 좋다. 이 에칭 처리와 플라즈마 표면 처리를 서로 다른 챔버 내에서 행하는 장치로서는 도 9에 도시한 멀티 챔버형 장치와 도 10에 도시한 인라인형 장치가 있다.The above plasma surface treatment is performed in the chamber 105 in which the dry etching has been performed, but the present invention is not limited thereto, and the etching treatment and the plasma surface treatment may be performed in different chambers. There are a multi-chamber type apparatus shown in Fig. 9 and an in-line type apparatus shown in Fig. 10 as apparatuses for performing the etching treatment and the plasma surface treatment in different chambers.

처음에, 멀티 챔버형 장치에 대해 도 9를 참조하면서 이하에 설명한다. 또한, 도 9 중의 ① ∼ ⑤는 처리 대상물인 기판(101) 및 소자(102)가 이동하는 경로의 순서를 나타낸 기호이다.Initially, a multi-chamber type apparatus will be described below with reference to Fig. In Fig. 9, (1) to (5) are symbols showing the order of the path along which the substrate 101 and the elements 102 to be treated move.

상기 멀티 챔버형 장치는 에칭 처리를 행하는 제1 챔버(111)와, 플라즈마 표면 처리를 행하는 제2 챔버(112)와, 진공 반송 및 진공 기판 보관용 제3 챔버(113)로 구성되어 있다. 상기 제1 챔버(111) 및 제2 챔버(112)는 도 7에 도시한 챔버(105) 내와 동일한 구조로 한다. 그렇기 때문에, 도 7에서 사용한 부재명 및 부재 번호를 그대로 사용한다.The multi-chamber type apparatus includes a first chamber 111 for performing an etching process, a second chamber 112 for performing plasma surface treatment, and a third chamber 113 for vacuum transportation and vacuum substrate storage. The first chamber 111 and the second chamber 112 have the same structure as the chamber 105 shown in FIG. Therefore, the member names and member numbers used in Fig. 7 are used as they are.

우선, 기판(101) 및 소자(102)(여기서는 피처리물이라 칭한다)는 도 9에 도시한 바와 같이 제3 챔버(113)로 진공 상태에서 반송되며(①), 이 진공 상태에서 제1 챔버(111)로 반송된다(②).9, the substrate 101 and the element 102 (here referred to as the object to be processed) are transported in a vacuum state to the third chamber 113 (①), and in this vacuum state, (2).

다음에, 피처리물이 설치된 제1 챔버(111)에 CF4와 O2의 혼합 가스 또는 HCl과 SF6의 혼합 가스 중 어느 하나를 도입하여 에칭 처리를 행한다. 이 때의 에칭 조건은 먼저 설명한 공정(VII)과 동일한 조건으로 한다.Next, a mixed gas of CF 4 and O 2 , or a mixed gas of HCl and SF 6 is introduced into the first chamber 111 provided with the object to be processed, and etching treatment is performed. The etching conditions at this time are the same as those in the step (VII) described earlier.

계속해서, 에칭 처리를 완료한 후, 제1 챔버(111)는 진공으로 되며 피처리물을 제3 챔버(113)를 통해 제2 챔버(112)로 반송한다(③, ④).Subsequently, after the etching process is completed, the first chamber 111 is evacuated and the object to be processed is transported to the second chamber 112 through the third chamber 113 ((3), (4)).

상기 제2 챔버(112)로는 피처리물이 반송된 후 플라즈마 표면 처리용 가스로서 N2가스가 도입되며 상기 제2 챔버(112) 안이 소정의 압력으로 된 시점에서 고주파 전력이 투입되어 피처리물에 대해 플라즈마 표면 처리를 행한다. 이 플라즈마 표면 처리에 의해서 에칭 처리된 피처리물에 부착한 에칭 가스나 반응 생성물의 원소를 제거한다. 예를 들면, 상기한 피처리물이 반도체 소자이면, 에칭 손상, 즉 반도체층의 격자 산란이나 수소의 이탈 등에 의한 결함 준위수의 증가를 저감할 수 있다. 이로 인해, 반도체 소자의 오프 전류를 저감할 수 있으며 반도체 소자의 전기적 특성을 향상시킬 수 있다.After the object to be processed is conveyed to the second chamber 112, N 2 gas is introduced as a plasma surface treatment gas, and when the pressure in the second chamber 112 reaches a predetermined pressure, high-frequency electric power is supplied to the second chamber 112, Is subjected to a plasma surface treatment. The plasma surface treatment removes the etching gas adhered to the object to be etched and the element of the reaction product. For example, if the object to be processed is a semiconductor element, it is possible to reduce an increase in the number of defect levels due to etching damage, that is, lattice scattering of the semiconductor layer, hydrogen desorption, or the like. As a result, the off current of the semiconductor element can be reduced and the electrical characteristics of the semiconductor element can be improved.

마지막으로, 제2 챔버(112)를 진공으로 하여 상기 제2 챔버(112) 내에서 플라즈마 표면 처리된 피처리물은 제3 챔버(113)로 반송된다(⑤).Finally, the object to be plasma-treated in the second chamber 112 is transferred to the third chamber 113 by vacuuming the second chamber 112 (step 5).

또한, 상기한 플라즈마 표면 처리에 이용한 가스는 N2가스로 했지만, 이에 한정되어 있지 않고, 예를 들면, Ar, He 등의 불활성 가스 또는 O2가스 등이어도 좋다.Although the gas used in the above plasma surface treatment is N 2 gas, it is not limited to this, and for example, an inert gas such as Ar, He or O 2 gas may be used.

다음에, 인라인형 장치에 대해 설명한다.Next, an in-line type device will be described.

상기 인라인형 장치는 도 10에 도시한 바와 같이 에칭 처리를 행하는 제1 챔버(121)와 플라즈마 표면 처리를 행하는 제2 챔버(122)로 구성되어 있다. 제1 챔버(121)와 제2 챔버(122)는 각 처리의 대상물인 기판의 반송 방향의 상류측에서부터 하류측을 향해 순서대로 배치되어 있다. 또한, 상기 제1 챔버(121) 및 제2 챔버(122)는 도 7에 도시한 챔버(105) 안과 동일한 구조로 한다. 그렇기 때문에, 도 7에서 사용한 부재명 및 부재 번호를 그대로 사용한다.As shown in FIG. 10, the in-line type apparatus includes a first chamber 121 for performing an etching process and a second chamber 122 for performing plasma surface treatment. The first chamber 121 and the second chamber 122 are arranged in order from the upstream side to the downstream side in the transport direction of the substrate, which is an object of each processing. In addition, the first chamber 121 and the second chamber 122 have the same structure as the chamber 105 shown in FIG. Therefore, the member names and member numbers used in Fig. 7 are used as they are.

우선, 제1 챔버(121) 내에 CF4와 O2의 혼합 가스 또는 HCl과 SF6의 혼합 가스 중 어느 하나를 도입하고, 기판(101) 및 소자(102)(여기서는 피처리물이라 칭한다)에 대해 에칭 처리를 행한다. 이 때의 에칭 조건은 먼저 설명한 공정(VII)과 동일한 조건으로 한다.First, any one of a mixed gas of CF 4 and O 2 or a mixed gas of HCl and SF 6 is introduced into the first chamber 121 and the mixed gas of HCl and SF 6 is introduced into the substrate 101 and the element 102 The etching process is performed. The etching conditions at this time are the same as those in the step (VII) described earlier.

계속해서, 에칭 처리가 완료한 후, 제1 챔버(121)는 진공으로 되며 피처리물을 제2 챔버(122)로 반송한다.Subsequently, after the etching process is completed, the first chamber 121 is evacuated and the object to be processed is transferred to the second chamber 122.

상기 제2 챔버(122)에서는 피처리물이 반송된 후, 플라즈마 표면 처리용 가스로서 N2가스가 도입되며 상기 제2 챔버(122) 안이 소정의 압력으로 된 시점에서 고주파 전력이 투입되어 피처리물에 대해 플라즈마 표면 처리를 행한다. 이 플라즈마 표면 처리에 의해서 에칭 처리된 피처리물에 부착한 에칭 가스나 반응 생성물의 원소를 제거한다.After the object to be processed is conveyed in the second chamber 122, N 2 gas is introduced as a plasma surface treatment gas, and when the pressure in the second chamber 122 becomes a predetermined pressure, The plasma is subjected to plasma surface treatment. The plasma surface treatment removes the etching gas adhered to the object to be etched and the element of the reaction product.

마지막으로, 제2 챔버(122)를 진공으로 하여 상기 제2 챔버(122) 내에서 플라즈마 표면 처리된 피처리물을 제2 챔버(122)로부터 추출한다.Finally, the second chamber 122 is evacuated to extract the plasma-treated object to be processed in the second chamber 122 from the second chamber 122.

또한, 상기한 플라즈마 표면 처리에 이용한 가스는 N2가스로 했지만, 이에 한정되어 있지 않고, 예를 들면 Ar, He 등의 불활성 가스 또는 O2가스 등이어도 좋다.Although the gas used in the plasma surface treatment described above is N 2 gas, it is not limited to this, and for example, an inert gas such as Ar or He, O 2 gas or the like may be used.

이상과 같이, 본 실시예에서는, 드라이 에칭 후의 후 처리를 행할 때에 기판(101)이나 소자(102)에 대해 반응성이 낮은 가스, 예를 들면, N2, Ar, He 등을 이용하여 플라즈마 표면 처리를 행함으로서 기판(101)이나 소자(102)에 부착한 에칭 가스나 반응 생성물의 원소를 제거하도록 되어 있다.As described above, in this embodiment, plasma treatment is performed on the substrate 101 or the element 102 by using a gas having low reactivity, for example, N 2 , Ar, or He, So as to remove elements of etching gas and reaction products adhered to the substrate 101 and the element 102.

이로 인해, 드라이 에칭을 행하는 장치로 플라즈마 표면 처리를 계속 행할 수 있기 때문에 기판(101)이나 소자(102)에 부착한 에칭 가스나 반응 생성물의 원소를 제거하기 위한 장치를 특별히 설치할 필요가 없게 된다.This makes it possible to continue the plasma surface treatment with the apparatus for performing the dry etching, so that there is no need to particularly provide an apparatus for removing the etching gas adhered to the substrate 101 or the element 102 or the element of the reaction product.

이와 같이, 동일 에칭 장치 내, 특히 동일한 챔버 내에서 에칭 처리 후에 플라즈마 표면 처리를 행하는 경우, 에칭 처리에서 사용하는 유독한 가스나 에칭 처리 후에 생기는 유독한 물질이 기판 등에 흡착하고 있어도 계속 플라즈마 표면 처리를 행하기 때문에 유독한 가스나 유독한 물질이 흡착한 상태에서 기판을 반송하는 일이 없게 된다. 따라서, 유독한 가스나 유독한 물질이 인체에 영향을 미치게 하는 일이 없게 된다.Thus, when the plasma surface treatment is performed after the etching treatment in the same etching apparatus, particularly in the same chamber, even if the toxic gas used in the etching treatment or the toxic substance generated after the etching treatment is adsorbed to the substrate or the like, The substrate is not transported in a state in which a toxic gas or a toxic substance is adsorbed. Therefore, toxic gases or toxic substances do not affect the human body.

일반적으로, 드라이 에칭 후에 잔류하는 원소는 기판(101) 상의 소자(102)의 특성에 악영향을 줄 우려가 있다. 즉, 상기한 잔류 원소로서는 트랜지스터의 제조에서는 F, Cl 등의 가동 이온이나 C 등의 원소 또는 금속 원소가 올려지며 이들의 원소에 의해서 소자(102)의 신뢰성을 저하시킬 우려가 있다.In general, the elements remaining after the dry etching may adversely affect the characteristics of the elements 102 on the substrate 101. That is, as the above-mentioned residual element, in the production of the transistor, elements such as F, Cl and the like, or elements such as C or metal elements are raised, and the reliability of the element 102 may be lowered by these elements.

그런데, 본 실시예에서는, 에칭 처리 후에 에칭 가스나 반응 생성물의 원소를 기판이나 소자에 대해 반응성이 낮은 가스에 의해 플라즈마 표면 처리하여 제거하도록 되어 있기 때문에 소자의 신뢰성의 향상을 꾀할 수 있다.In this embodiment, since the elements of the etching gas and the reaction products are subjected to the plasma surface treatment with the gas having low reactivity with respect to the substrate or element after the etching treatment, the reliability of the element can be improved.

＜실시예 2＞&Lt; Example 2 &gt;

본 발명의 다른 실시예에 대해 도면을 참조하여 설명하면 이하와 같다.Other embodiments of the present invention will now be described with reference to the drawings.

본 실시예에 따른 반도체 소자는 도 12에 도시한 바와 같이, 예를 들면 투명한 유리 등으로 이루어진 절연성 기판(10) 상에 게이트 전극(20), 게이트 절연막(30), 채널층(40), 채널 보호층(90), 콘택트층(50), 드레인 전극(60a), 소스 전극(60b)이 순차 적층되며, 상기 드레인 전극(60a)과 소스 전극(60b)을 덮도록 보호층(70)이 형성된 구조로 되어 있다.12, a semiconductor device according to the present embodiment includes a gate electrode 20, a gate insulating film 30, a channel layer 40, a channel 30, and a gate insulating film 30 on an insulating substrate 10 made of, A protective layer 70 is formed so as to cover the drain electrode 60a and the source electrode 60b in order that the protective layer 90, the contact layer 50, the drain electrode 60a and the source electrode 60b are sequentially stacked. Structure.

상기 구성의 반도체 소자는 상기 드레인 전극(60a)과 소스 전극(60b)간의 사이의 갭부(80)을 따라 콘택트층(50)을 에칭함으로써 콘택트 영역을 형성하고 있다. 이 때, 백채널 에칭형인 반도체 소자와는 달리 채널층(40)은 채널 보호층(90)에 의해서 에칭이 저지된다. 따라서, 상기 구성의 반도체 소자는 채널 보호형 반도체 소자로 된다.The semiconductor device having the above-described structure forms the contact region by etching the contact layer 50 along the gap portion 80 between the drain electrode 60a and the source electrode 60b. At this time, the channel layer 40 is prevented from being etched by the channel protection layer 90, unlike the semiconductor element of the back channel etching type. Therefore, the semiconductor element having the above-described structure becomes a channel-protecting semiconductor element.

여기서, 상기 채널 보호형 반도체 소자의 제조 방법에 대해 도 12를 참조하면서 이하에 설명한다.Hereinafter, a method of manufacturing the channel-protected semiconductor device will be described with reference to FIG.

공정(1)Step (1)

유리 기판으로 이루어진 절연성 기판(10) 상에 게이트 전극(20)을 형성한다. 즉, 상기 게이트 전극(20)은 절연성 기판(10) 상에 Al, Mo, Ta 등을 스퍼터링법으로써 4500Å 적층한 후, 패터닝하여 얻어진다.A gate electrode 20 is formed on an insulating substrate 10 made of a glass substrate. That is, the gate electrode 20 is obtained by depositing Al, Mo, Ta or the like on the insulating substrate 10 by sputtering to have a thickness of 4500 Å and then patterning.

여기서, 상기 절연성 기판(10)으로서는 유리 기판 이외에, 유리 기판 표면에 Ta2O5, SiO2등의 절연막을 베이스 코트막으로서 형성한 것을 사용해도 좋다.Here, as the insulating substrate 10, in addition to the glass substrate, an insulating film such as Ta 2 O 5 or SiO 2 formed on the surface of the glass substrate as the base coat film may be used.

공정(II)Step (II)

상기 절연성 기판(10) 상에 형성된 게이트 전극(20) 상에 상기 게이트 전극(20)을 덮도록 게이트 절연막(30)을 적층한다. 본 실시예에서는, 플라즈마 CVD (Chemical Vapor Deposition)법에 의해 SiNx막 혹은 SiO2막을 3500Å 적층하여 게이트 절연막(30)으로 하였다.A gate insulating film 30 is formed on the gate electrode 20 formed on the insulating substrate 10 so as to cover the gate electrode 20. In this embodiment, a SiNx film or an SiO 2 film is stacked in 3500 angstroms by a plasma CVD (Chemical Vapor Deposition) method to form a gate insulating film 30.

또한, 절연성을 높이기 위해서 상기 게이트 전극(20)을 양극 산화하고, 상기 양극 산화막을 제1 게이트 절연막(도시하지 않음)으로 하고, 상기 플라즈마 CVD에 의해 적층된 게이트 절연막(30)을 제2 게이트 절연막으로 해도 좋다.Further, the gate electrode 20 is anodized to increase the insulating property, and the anodic oxide film is used as a first gate insulating film (not shown), and the gate insulating film 30 stacked by the plasma CVD is referred to as a second gate insulating film .

공정(III)Step (III)

상기 게이트 절연막(30)에 계속해서 채널층(40)이 되는 비정질 Si로 이루어진 제1 반도체 박막을 CVD 법에 의해 400Å 적층한다. 채널 보호층(90)이 되는 SiNx막을 CVD 법에 의해 2000Å 적층한다. 계속해서, 채널 보호층(90)이 채널층(40)의 채널 영역 상에 남도록 상기 SiNx막을 패터닝한다.A first semiconductor thin film made of amorphous Si, which will be a channel layer 40, is then formed on the gate insulating film 30 by CVD to a thickness of 400 angstroms. The SiNx film to be the channel protective layer 90 is laminated by 2000 Å by the CVD method. Subsequently, the SiNx film is patterned so that the channel protective layer 90 is left on the channel region of the channel layer 40.

공정(IV)Step (IV)

상기 제1 반도체 박막 상에, 콘택트층(50)이 되는 제2 반도체 박막을 계속해서 적층한다. 즉, 상기 제2 반도체 박막은 제1 반도체 박막 상에 n+형 불순물(인 등)을 도핑한 비정질 Si 또는 미결정 Si를 플라즈마 CVD법에 의해 500Å 적층하여 얻어진다.A second semiconductor thin film to be the contact layer 50 is continuously laminated on the first semiconductor thin film. That is, the second semiconductor thin film is obtained by laminating amorphous Si or microcrystalline Si doped with n + -type impurity (phosphorus or the like) on the first semiconductor thin film by plasma CVD method to 500 Å.

공정(V)Step (V)

계속해서, 상기 제1 반도체 박막 및 제2 반도체 박막을 HCl+SF6혼합 가스에 의한 드라이 에칭법을 이용해서 섬 형상으로 패터닝하여 채널층(40) 및 콘택트층(50)을 얻는다. 여기서, 드라이 에칭법에 사용하는 가스는 상기 HCl+SF6혼합 가스에 한정되어 있지 않고, CF4+O2혼합 가스, BCl3가스 등을 이용해도 좋다.Subsequently, the first semiconductor thin film and the second semiconductor thin film are patterned into an island shape by a dry etching method using a mixed gas of HCl + SF 6 to obtain a channel layer 40 and a contact layer 50. Here, the gas used in the dry etching method is not limited to the above HCl + SF 6 mixed gas, and a CF 4 + O 2 mixed gas, BCl 3 gas, or the like may be used.

또한, 상기 제1 반도체 박막 및 제2 반도체 박막의 에칭법은 상기한 드라이 에칭법에 한정되어 있지 않고, 예를 들면, Si 에칭액(HF+HNO3등)을 이용한 습식 에칭법이어도 좋다.The etching of the first semiconductor thin film and the second semiconductor thin film is not limited to the dry etching method described above, and may be a wet etching method using, for example, a Si etching solution (HF + HNO 3 or the like).

공정(VI)Step (VI)

또한, 상기 콘택트층(50)을 채널층(40) 상의 채널 보호층(90)이 노출하도록 에칭 제거한다. 이 때의 에칭법으로서는 SF6+HCl 혼합 가스를 사용한 드라이 에칭법을 이용하였다. 본 실시예에서, 드라이 에칭의 장치로서는 상기 실시예 1에서 이용한 도 7에 도시한 평행 평판형 드라이 에칭 장치를 이용하였다.Further, the contact layer 50 is etched away so as to expose the channel protection layer 90 on the channel layer 40. As the etching method at this time, a dry etching method using a mixed gas of SF 6 + HCl was used. In this embodiment, as the device for dry etching, the parallel plate type dry etching apparatus shown in Fig. 7 used in the first embodiment was used.

또한, 드라이 에칭법에 사용하는 가스는 상기 HCl+SF6혼합 가스에 한정되어 있지 않고, CF4+O2혼합 가스, BCl3가스 등을 이용해도 좋다.Further, the gas used for the dry etching method is not limited to the HCl + SF 6 mixed gas, and CF 4 + O 2 mixed gas, BCl 3 gas, or the like may be used.

또한, 상기한 에칭법은 상기한 드라이 에칭법에 한정되어 있지 않고, 예를 들면 Si에칭액(HF+HNO3등)을 이용한 습식 에칭법이어도 좋다.The above-described etching method is not limited to the dry etching method described above, and may be a wet etching method using, for example, a Si etching solution (HF + HNO 3 or the like).

공정(VII)Step (VII)

계속해서, 에칭 후의 처리(이하, 플라즈마 표면 처리라 칭한다)를 행한다. 구체적으로는, 공정(VII)에서의 에칭이 완료한 후, 에칭 챔버 내로 반도체 기판을 남긴 상태에서 에칭 가스를 배기한다. 그 후, 에칭과 동일한 챔버 내에 N2가스를 도입하고, 예를 들면 압력 1500mTorr, N2가스 유량 1000sccm, 투입 전력 400W, 전극 간 거리 35㎜, 온도 60℃의 상태에서 120초간 유지한다.Subsequently, a process after etching (hereinafter referred to as plasma surface treatment) is performed. Specifically, after the etching in the step (VII) is completed, the etching gas is exhausted while leaving the semiconductor substrate in the etching chamber. Thereafter, N 2 gas is introduced into the same chamber as the etching and maintained at a pressure of 1500 mTorr, an N 2 gas flow rate of 1000 sccm, an input power of 400 W, an interelectrode distance of 35 mm, and a temperature of 60 캜 for 120 seconds.

여기서, 상기 플라즈마 표면 처리에서는 N2가스를 사용했지만, 이에 한정되는 것은 아니고 H2가스, NH3가스, He 가스, O2가스, Ar 등이어도 좋다.Here, although N 2 gas is used in the plasma surface treatment, it is not limited to this, and H 2 gas, NH 3 gas, He gas, O 2 gas, Ar, etc. may be used.

또한, 상기 플라즈마 표면 처리의 상세에 대해서는 후술한다.Details of the plasma surface treatment will be described later.

공정(VIII)Step (VIII)

상기 섬 형상으로 패터닝된 제1 반도체 박막 및 제2 반도체 박막 상에 Ta, Ti, Al, ITO 등의 어느 한 종류의 금속 박막을 스퍼터링법에 의해 적층한 후, 패터닝을 행하고, 드레인 전극(60a) 및 소스 전극(60b)이 되는 배선(60)을 형성한다.A metal thin film of any one of Ta, Ti, Al, and ITO is deposited on the island-shaped first semiconductor thin film and the second semiconductor thin film by a sputtering method and then patterned to form a drain electrode 60a, And the wiring 60 to be the source electrode 60b are formed.

공정(IX)Step (IX)

마지막으로, SiNx를 CVD법에 의해 적층하고 패터닝함으로서 보호층(70)을 형성한다. 또한, 상기 보호층(70)은 수지 절연막이어도 좋으며, SiN 막과 수지 절연막으로 이루어지는 2층 구조이어도 좋다.Finally, the protective layer 70 is formed by laminating SiNx by CVD and patterning. The protective layer 70 may be a resin insulating film or a two-layer structure including a SiN film and a resin insulating film.

이상의 공정(I) ∼ 공정(Ⅸ)에 의해, 도 12에 도시한 반도체 소자가 완성된다. 그리고, 이와 같이 해서 완성된 반도체 소자는 에칭 후의 플라즈마 표면 처리에 의해 반도체층의 격자 산란이나 수소의 이탈 등의 에칭 손상을 억제함으로서 결함 준위수를 저감함과 동시에, 에칭 후에 반도체 소자의 특성에 영향을 주는 에칭 가스나 반응 생성물의 원소를 제거하도록 플라즈마 표면 처리되어 있기 때문에 상기 실시예 1과 동일한 특성을 나타낸다.The semiconductor device shown in Fig. 12 is completed by the above-described steps (I) to (IX). The completed semiconductor device thus suppresses etching damage such as lattice scattering and hydrogen leaching of the semiconductor layer by the plasma surface treatment after the etching, thereby reducing the number of defect levels and affecting the characteristics of semiconductor devices after etching Since the plasma is surface-treated to remove the elements of the etching gas and the reaction product,

즉, 상기 구성의 반도체 소자(채널 보호형 TFT)에서도 오프 전류의 저하를 도모할 수 있는 등의 상기 실시예 1의 반도체 소자(백채널 에칭형 TFT)와 동일한 효과를 발휘한다.That is, the same effect as the semiconductor element (back channel etching type TFT) of the first embodiment can be obtained, in which the off current can be lowered even in the semiconductor element (channel-protected TFT) having the above-described structure.

본 발명의 제1 반도체 소자는 적어도 게이트, 소스, 드레인의 각 전극과, 게이트 절연막과, 채널 영역을 형성하는 제1 반도체 박막과, 상기 제1 반도체 박막에 직접 접속되어 상기 소스 및 드레인 전극과 상기 제1 반도체 박막간에 형성되는 n+ 불순물 도핑된 제2 반도체 박막을 구비한 반도체 소자에서, 상기 게이트 전압이 반도체 소자 특성에서의 부 임계치 영역 또는 드레인 전류가 1E-10〔A〕 이하가 되는 영역에 상당하는 경우, 상기 소스 전극과 드레인 전극간에 흐르는 누설 전류 Ids가 이하의 [수학식 1]로 근사되고,A first semiconductor element of the present invention comprises at least a gate, a source and a drain, a gate insulating film, a first semiconductor thin film forming a channel region, and a second semiconductor thin film directly connected to the first semiconductor thin film, In the semiconductor device having the n &lt; + &gt; impurity-doped second semiconductor thin film formed between the first semiconductor thin films, it is preferable that the gate voltage is in a sub-threshold region or a region where the drain current is 1E-10 The leakage current Ids flowing between the source electrode and the drain electrode is approximated by the following expression (1)

〈수학식 1〉&Quot; (1) &quot;

Ids×L/W=Aexp(-Ea/kT)Ids L / W = Aexp (-Ea / kT)

Ea : 활성화 에너지(eV)Ea: Activation energy (eV)

k : 볼츠만 상수k: Boltzmann constant

T : 온도(k)T: temperature (k)

W/L: 반도체 소자 크기W / L: Size of semiconductor device

게이트 전압에서의 상기 [수학식 1]의 T의 값이 303 ∼ 338〔k〕일 때 상기 A의 값이 5E-6〔A〕이하로 설정되어 있는 것을 특징으로 한다.And the value of A is set to 5E-6 [A] or less when the value of T in the above formula (1) at the gate voltage is 303 to 338 [k].

상기 구성에 따르면, 반도체 소자가 이용되는 소자에서의 실제 사용 온도 범위에서 오프 전류 및 오프측에서의 광전류를 저감할 수 있다.According to the above configuration, it is possible to reduce the off current and the photocurrent on the off side in the practical use temperature range in the device in which the semiconductor element is used.

이로 인해, 상기 반도체 소자가 TFT인 경우, TFT의 전기적 특성을 향상시킬 수 있다. 즉, 상기 구성의 TFT의 온 전류가 높으며 또한 오프 전류를 낮게 할 수 있다.Therefore, when the semiconductor element is a TFT, the electrical characteristics of the TFT can be improved. That is, the on-current of the TFT having the above-described structure is high and the off-current can be made low.

또한, 이 TFT를 이용한 소자가 TFT 액정 디스플레이이면, TFT의 온 전류와 오프 전류간의 비는 약 5자릿수 이상을 확보할 수 있기 때문에 TFT 액정 디스플레이에서의 표시 품위를 향상시킬 수 있다.Further, if the element using this TFT is a TFT liquid crystal display, since the ratio between the on current and the off current of the TFT can be secured to about five digits or more, the display quality in the TFT liquid crystal display can be improved.

또한, 본 발명의 제2 반도체 소자는 적어도 게이트, 소스, 드레인의 각 전극과, 게이트 절연막과, 채널 영역을 형성하는 제1 반도체 박막과, 상기 제1 반도체 박막에 직접 접속되어 상기 소스 및 드레인 전극과 상기 제1 반도체 박막간의 사이 에 형성되는 n+ 불순물 도핑된 제2 반도체 박막을 구비한 반도체 소자에서,The second semiconductor element of the present invention includes at least a gate, a source and a drain, a gate insulating film, a first semiconductor thin film forming a channel region, and a second semiconductor thin film directly connected to the first semiconductor thin film, And an n + impurity-doped second semiconductor thin film formed between the first semiconductor thin film and the first semiconductor thin film,

게이트 전압이 반도체 소자 특성에서의 부 임계치 영역 또한 드레인 전류가 1E-10〔A〕 이하가 되는 영역에 상당하는 경우,When the gate voltage corresponds to a region where the sub-threshold value region in the semiconductor device characteristic and the drain current is 1E-10 [A] or less,

상기 소스 전극과 드레인 전극간에 흐르는 누설 전류 Ids가 이하의 [수학식 1]으로 근사되고,The leakage current Ids flowing between the source electrode and the drain electrode is approximated by the following expression (1)

〈수학식 1〉&Quot; (1) &quot;

Ids×L/W=Aexp(-Ea/kT)Ids L / W = Aexp (-Ea / kT)

Ea : 활성화 에너지(eV)Ea: Activation energy (eV)

k : 볼츠만 상수k: Boltzmann constant

T : 온도(k)T: temperature (k)

W/L : 반도체 소자 크기W / L: Size of semiconductor device

상기 게이트 전압에서의 상기 [수학식 1]의 Ea의 값이 0.3 ∼ 0.5〔eV〕가 되는 영역에서, 상기 A의 값이 5E-6〔A〕 이하로 설정되어 있는 것을 특징으로 한다.The value of A is set to 5E-6 [A] or less in a region where the value of Ea in the equation (1) is 0.3 to 0.5 [eV] at the gate voltage.

이와 같이, 온도 대신에 활성화 에너지로 규정한 게이트 전압의 영역에서도 상기한 제1 반도체 소자와 동일한 작용을 얻을 수 있다.As described above, the same effect as that of the first semiconductor element can be obtained in the region of the gate voltage defined by the activation energy instead of the temperature.

상기 TFT로서는 상기 구성에서 소스 전극과 드레인 전극과의 갭부에 상당하는 제2 반도체 박막의 영역 전부와 상기 갭부에 상당하는 제1 반도체 박막의 영역 일부가 제거되어 있는 것을 특징으로 하는 TFT, 즉 백채널 에칭형 TFT를 적합하게 이용할 수 있다.The TFT is characterized in that all of the region of the second semiconductor thin film corresponding to the gap portion between the source electrode and the drain electrode in the above structure and a part of the region of the first semiconductor thin film corresponding to the gap portion are removed, An etching type TFT can be suitably used.

이 때, 상기한 게이트 전압은 -1 ∼ -5V의 범위로 설정되는 것이 바람직하다. 또한, 드레인 전압은 5 ∼ 15V로 설정되는 것이 바람직하다. 그리고, 게이트 절연막의 단위 면적당 용량은 1 ∼ 2E-4〔F/m2〕으로 설정되는 것이 바람직하다.At this time, the gate voltage is preferably set in the range of -1 to -5V. It is also preferable that the drain voltage is set to 5 to 15V. The capacitance per unit area of the gate insulating film is preferably set to 1 to 2E-4 [F / m 2 ].

본 발명의 제1 반도체 소자의 제조 방법은 절연성 기판 상에 게이트 전극을 형성하는 제1 공정과, 상기 게이트 전극 상에 게이트 절연막을 형성하는 제2 공정과, 상기 게이트 절연막 상에 반도체층이 되는 채널 영역을 갖는 제1 반도체 박막을 적층하는 제3 공정과, 상기 제1 반도체 박막 상에, 콘택트층이 되는 n+의 불순물을 도핑한 제2 반도체 박막을 적층하는 제4 공정과, 상기 제1 반도체 박막 및 제2 반도체 박막을 소정의 형상으로 패터닝하는 제5 공정과, 상기 제2 반도체 박막 상에 소스 전극 및 드레인 전극을 형성하는 제6 공정과, 상기 제1 반도체 박막의 채널 영역 상의 제2 반도체 박막을 에칭하고 상기 소스 전극 및 드레인 전극의 콘택트 영역을 형성하는 제7 공정을 포함하는 반도체 소자의 제조 방법에서, 적어도 제7 공정까지로 제조된 반도체 소자에 대해 반응성이 낮은 가스의 플라즈마에 의해 상기 반도체 소자의 표면 처리를 행하는 공정을 포함하는 것을 특징으로 한다.A first method of manufacturing a semiconductor device of the present invention includes a first step of forming a gate electrode on an insulating substrate, a second step of forming a gate insulating film on the gate electrode, a step of forming a channel A fourth step of laminating a second semiconductor thin film doped with an n + impurity to be a contact layer on the first semiconductor thin film; A fifth step of patterning the first semiconductor thin film and the second semiconductor thin film in a predetermined shape; a sixth step of forming a source electrode and a drain electrode on the second semiconductor thin film; And a seventh step of forming a contact region of the source electrode and the drain electrode, the method comprising the steps of: By a plasma of a low reactive gas for characterized in that it comprises a step for performing surface treatment of the semiconductor element.

상기 구성에 따르면, 반도체 소자의 제조 공정에서, 적어도 제7 공정까지로 제조된 반도체 소자에 대해 반응성이 낮은 가스의 플라즈마에 의해 상기 반도체 소자의 표면 처리를 행하는 공정에 의해 콘택트 영역을 형성하기 위해 행해진 에칭에 의해 피에칭물인 반도체 소자 상에 잔류한 에칭 가스나 반응 생성물을 상기 가스의 플라즈마에 의해 제거하고, 또한 에칭 후의 반도체층의 격자 산란, 수소의 이탈 등의 에칭 손상에 의해 증가하는 결함 준위수를 감소시킬 수 있다.According to the above configuration, in order to form the contact region by the step of performing the surface treatment of the semiconductor element by the plasma of the gas of low reactivity with respect to the semiconductor element manufactured up to at least the seventh step in the semiconductor element manufacturing process, The etching gas or the reaction product remaining on the semiconductor element to be etched by etching is removed by the plasma of the gas and the number of defects such as the lattice scattering of the semiconductor layer after etching and the etching damage Can be reduced.

이로 인해, 반도체 소자의 오프 전류를 저감시켜 전기적 특성을 향상시킬 수 있다.As a result, the off current of the semiconductor element can be reduced and the electrical characteristics can be improved.

플라즈마 표면 처리용 가스로서는 H2, N2, NH3, He, Ar, O2중 적어도 한 종류가 이용된다.At least one of H 2 , N 2 , NH 3 , He, Ar, and O 2 is used as the plasma surface treatment gas.

상기 제1 제조 방법에서, 플라즈마 표면 처리는 상기 제7 공정의 직후에 상기 제7 공정의 에칭 처리에 사용되는 에칭실 내에서 행해지는 것이 바람직하다.In the first manufacturing method, it is preferable that the plasma surface treatment is performed in an etching chamber used for the etching treatment of the seventh process immediately after the seventh process.

상기 구성에 따르면, 또한 에칭 처리와 플라즈마 표면 처리를 동일한 에칭실에서 행함으로서 에칭 후의 플라즈마 표면 처리를 위한 장치를 별도로 설치하지 않아도 좋다. 이로 인해, 제조 공정을 늘리지 않고 효율좋게 기판에 부착한 에칭 가스 원소나 반응 생성물을 제거할 수 있다.According to the above arrangement, it is not necessary to separately provide an apparatus for plasma surface treatment after etching by performing the etching treatment and the plasma surface treatment in the same etching chamber. This makes it possible to remove etching gas elements and reaction products efficiently adhering to the substrate without increasing the number of manufacturing steps.

본 발명의 제1 드라이 에칭 후의 처리 방법은 드라이 에칭 후에 잔류하는 에칭 가스 원소 및 반응 생성물을 피에칭물 및 에칭을 행하는 챔버로부터 제거하는 드라이 에칭 후의 처리 방법에서, 상기 피에칭물에 대해 반응성이 낮은 가스를 플라즈마화하고, 이 플라즈마 가스를 이용하여 드라이 에칭 후의 피에칭물 및 챔버의 표면을 처리하는 것을 특징으로 한다.The first dry etching treatment method of the present invention is a treatment method after dry etching to remove an etching gas element and a reaction product remaining after dry etching from an etchant and a chamber in which etching is performed, Gas is converted into plasma, and the surface of the etched material and the chamber after the dry etching is treated by using the plasma gas.

상기 구성에 따르면, 피에칭물에 대해 반응성이 낮은 가스를 이용해서 드라이 에칭 후의 피에칭물을 플라즈마 표면 처리함으로써, 드라이 에칭 후에 피에칭물에 부착하는 에칭 가스 원소 및 반응 생성물을 제거할 수 있다.According to the above configuration, the etching gas after the dry etching is subjected to the plasma surface treatment using the gas having low reactivity with respect to the etchant, thereby removing the etching gas element and the reaction product adhering to the etchant after the dry etching.

또한, 상기 드라이 에칭 후의 처리 방법을 반도체 소자의 제조 시에 적용하면, 에칭에 의해 생기는 반도체층의 격자 산란이나 수소의 이탈 등의 에칭 손상에 의해 증가하는 결함 준위수를 감소시킬 수 있다.In addition, when the method after the dry etching is applied to the production of a semiconductor device, it is possible to reduce the number of defect levels that increase due to etching damage such as lattice scattering of the semiconductor layer or detachment of hydrogen caused by etching.

이러한 드라이 에칭 후의 처리 방법으로서, 구체적으로, 상기 구성에 더해 드라이 에칭과 상기 드라이 에칭 후의 플라즈마 표면 처리를 동일한 챔버 내에서 연속해서 행하는 것을 특징으로 한다.Specifically, the dry etching and the plasma surface treatment after the dry etching are successively performed in the same chamber in addition to the above-described structure.

이와 같이, 에칭 처리와 플라즈마 표면 처리를 동일한 챔버 내에서 행함으로써, 에칭 후의 처리를 행하기 위한 장치를 별도로 설치할 필요가 없게 된다.In this manner, by performing the etching treatment and the plasma surface treatment in the same chamber, it is not necessary to separately provide an apparatus for performing the post-etching treatment.

또한, 다른 드라이 에칭 후의 처리 방법으로써, 상기 구성에 더해 드라이 에칭과 상기 드라이 에칭 후의 플라즈마 표면 처리를 서로 다른 챔버 내에서 연속해서 행하는 것이 바람직하다. 이 방법은 소위 멀티 챔버형 드라이 에칭 장치를 이용하는 경우의 처리 방법, 혹은 소위 인라인형 드라이 에칭 장치를 이용하는 경우의 처리 방법이다.In addition to the above configuration, it is preferable that the dry etching and the plasma surface treatment after the dry etching are performed successively in different chambers as another treatment method after dry etching. This method is a processing method using a so-called multi-chamber type dry etching apparatus or a processing method using a so-called in-line type dry etching apparatus.

상기 구성에 따르면, 드라이 에칭 후의 플라즈마 표면 처리를 행하는 챔버 내에 미리 플라즈마 표면 처리용 가스를 충진할 수 있기 때문에 드라이 에칭 종료 직후에 플라즈마 표면 처리를 행할 수 있다. 이와 같이, 드라이 에칭과 상기 드라이 에칭 후의 플라즈마 표면 처리를 서로 다른 챔버 내에서 행함으로써, 드라이 에칭 후의 진공과 플라즈마 표면 처리를 개시하기 위한 가스 충진을 병렬로 행할 수 있기 때문에 전체 처리 시간을 단축할 수 있다.According to the above configuration, the plasma surface treatment gas can be filled in advance in the chamber for performing the plasma surface treatment after the dry etching, so that the plasma surface treatment can be performed immediately after the completion of the dry etching. Since the dry etching and the plasma surface treatment after the dry etching are performed in different chambers in this manner, the vacuum after the dry etching and the gas filling for starting the plasma surface treatment can be performed in parallel, so that the entire processing time can be shortened have.

발명의 상세한 설명의 항에서 이루어진 구체적인 실시 형태 또는 실시예는 어디까지나 본 발명의 기술 내용을 밝히는 것으로서 그와 같은 구체예에만 한정하여 협의에 해석되어야 되는 것은 아니고 본 발명의 정신과 다음에 기재하는 특허 청구 사항과의 범위 내에서 여러가지 변경하여 실시할 수 있는 것이다.It will be understood by those skilled in the art that various changes and modifications may be made without departing from the spirit and scope of the present invention as defined by the appended claims. And various changes can be made within the scope of the present invention.

Claims (22)

게이트, 소스, 드레인의 각 전극과,Each of the gate, source, and drain electrodes, 게이트 절연막과,A gate insulating film, 채널 영역을 형성하는 제1 반도체 박막과,A first semiconductor thin film forming a channel region; 상기 제1 반도체 박막에 직접 접속되어 상기 소스 및 드레인 전극과 상기 제1 반도체 박막간에 형성되는 n+ 불순물 도핑된 제2 반도체 박막An n + impurity-doped second semiconductor thin film formed directly between the source and drain electrodes and the first semiconductor thin film, 을 포함하되,&Lt; / RTI &gt; 게이트 전압이 반도체 소자 특성에서의 부 임계치 영역 또한 드레인 전류가 1E-10〔A〕 이하가 되는 영역에 상당하는 경우,When the gate voltage corresponds to a region where the sub-threshold value region in the semiconductor device characteristic and the drain current is 1E-10 [A] or less, 상기 소스 전극과 드레인 전극간에 흐르는 누설 전류 Ids가 이하의 [수학식 1]로 근사되고,The leakage current Ids flowing between the source electrode and the drain electrode is approximated by the following expression (1) 〈수학식 1〉&Quot; (1) &quot; Ids×L/W=Aexp(-Ea/kT)Ids L / W = Aexp (-Ea / kT) Ea : 활성화 에너지(eV)Ea: Activation energy (eV) k : 볼츠만 상수k: Boltzmann constant T : 온도(k)T: temperature (k) W/L : 반도체 소자 크기W / L: Size of semiconductor device 상기 게이트 전압에서의 상기 [수학식 1]의 T의 값이 303 ∼ 338〔k〕일 때, 상기 A의 값이 5E-6〔A〕 이하로 설정되어 있는 것을 특징으로 하는 반도체 소자.Wherein the value of A is set to 5E-6 [A] or less when the value of T in the above formula (1) at the gate voltage is 303 to 338 [k]. 제1항에 있어서, 박막 트랜지스터인 것을 특징으로 하는 반도체 소자.The semiconductor device according to claim 1, characterized by being a thin film transistor. 제1항에 있어서, 상기 소스 전극과 드레인 전극과의 갭부에 상당하는 제2 반도체 박막 영역의 전부와, 상기 갭부에 상당하는 제1 반도체 박막의 영역의 일부가 제거되어 있는 것을 특징으로 하는 반도체 소자.2. The semiconductor device according to claim 1, characterized in that all of the second semiconductor thin film region corresponding to the gap portion between the source electrode and the drain electrode and a part of the region of the first semiconductor thin film corresponding to the gap portion are removed . 제3항에 있어서, 백채널 에칭형의 박막 트랜지스터인 것을 특징으로 하는 반도체 소자.The semiconductor device according to claim 3, wherein the thin film transistor is a back channel etching type thin film transistor. 제1항에 있어서, 상기 게이트 전압은 -1 ∼ -5V인 것을 특징으로 하는 반도체 소자.The semiconductor device according to claim 1, wherein the gate voltage is between -1 and -5V. 제1항에 있어서, 드레인 전압은 5 ∼ 15V인 것을 특징으로 하는 반도체 소자.The semiconductor device according to claim 1, wherein the drain voltage is 5 to 15V. 제1항에 있어서, 상기 게이트 절연막의 단위 면적당 용량은 1 ∼ 2E-4〔F/m2〕인 것을 특징으로 하는 반도체 소자.The semiconductor device according to claim 1, wherein the gate insulating film has a capacitance per unit area of 1 to 2E-4 [F / m 2 ]. 제2항에 따른 반도체 소자를 이용한 박막 트랜지스터 액정 디스플레이.A thin film transistor liquid crystal display using the semiconductor device according to claim 2. 게이트, 소스, 드레인의 각 전극과,Each of the gate, source, and drain electrodes, 게이트 절연막과,A gate insulating film, 채널 영역을 형성하는 제1 반도체 박막과,A first semiconductor thin film forming a channel region; 상기 제1 반도체 박막에 직접 접속되어 상기 소스 및 드레인 전극과 상기 제1 반도체 박막간에 형성되는 n+ 불순물 도핑된 제2 반도체 박막An n + impurity-doped second semiconductor thin film formed directly between the source and drain electrodes and the first semiconductor thin film, 을 포함하되,&Lt; / RTI &gt; 게이트 전압이 반도체 소자 특성에서의 부 임계치 영역 또한 드레인 전류가 1E-10〔A〕이하가 되는 영역에 상당하는 경우,When the gate voltage corresponds to a region where the sub-threshold value region in the semiconductor device characteristic and the drain current is 1E-10 [A] or less, 상기 소스 전극과 드레인 전극간에 흐르는 누설 전류 Ids가 이하의 [수학식 1]로 근사되고,The leakage current Ids flowing between the source electrode and the drain electrode is approximated by the following expression (1) 〈수학식 1〉&Quot; (1) &quot; Ids×L/W=Aexp(-Ea/kT)Ids L / W = Aexp (-Ea / kT) Ea : 활성화 에너지(eV)Ea: Activation energy (eV) k : 볼츠만 상수k: Boltzmann constant T : 온도(k)T: temperature (k) W/L : 반도체 소자 크기W / L: Size of semiconductor device 상기 게이트 전압에서의 상기 [수학식 1]의 Ea의 값이 0.3 ∼ 0.5〔eV〕가 되는 영역에서 상기 A의 값이 5E-6〔A〕 이하로 설정되어 있는 것을 특징으로 하는 반도체 소자.And the value of A is set to 5E-6 [A] or less in a region where the value of Ea in the equation (1) is 0.3 to 0.5 [eV] at the gate voltage. 제9항에 있어서, 박막 트랜지스터인 것을 특징으로 하는 반도체 소자.The semiconductor device according to claim 9, wherein the semiconductor element is a thin film transistor. 제9항에 있어서, 상기 소스 전극과 드레인 전극과의 갭부에 상당하는 제2 반도체 박막의 영역의 전부와, 상기 갭부에 상당하는 제1 반도체 박막의 영역의 일부가 제거되어 있는 것을 특징으로 하는 반도체 소자.The semiconductor device according to claim 9, wherein all of the region of the second semiconductor thin film corresponding to the gap portion between the source electrode and the drain electrode and a portion of the region of the first semiconductor thin film corresponding to the gap portion are removed device. 제11항에 있어서, 백채널 에칭형의 박막 트랜지스터인 것을 특징으로 하는 반도체 소자.12. The semiconductor device according to claim 11, wherein the thin film transistor is a back channel etching type thin film transistor. 제9항에 있어서, 상기 게이트 전압은 -1 ∼ -5V인 것을 특징으로 하는 반도체 소자.10. The semiconductor device of claim 9, wherein the gate voltage is between -1 and -5V. 제9항에 있어서, 드레인 전압은 5 ∼ 15V인 것을 특징으로 하는 반도체 소자.10. The semiconductor device according to claim 9, wherein the drain voltage is 5 to 15V. 제9항에 있어서, 상기 게이트 절연막의 단위 면적당 용량은 1 ∼ 2E-4〔F/m2〕인 것을 특징으로 하는 반도체 소자.The semiconductor device according to claim 9, wherein a capacitance per unit area of the gate insulating film is 1 to 2E-4 [F / m 2 ]. 제10항에 따른 반도체 소자를 이용한 박막 트랜지스터 액정 디스플레이.A thin film transistor liquid crystal display using the semiconductor device according to claim 10. 절연성 기판 상에 게이트 전극을 형성하는 제1 공정과,A first step of forming a gate electrode on an insulating substrate, 상기 게이트 전극 상에 게이트 절연막을 형성하는 제2 공정과,A second step of forming a gate insulating film on the gate electrode, 상기 게이트 절연막 상에 반도체층이 되는 채널 영역을 갖는 제1 반도체 박막을 적층하는 제3 공정과,A third step of laminating a first semiconductor thin film having a channel region to be a semiconductor layer on the gate insulating film; 상기 제1 반도체 박막 상에 콘택트층이 되는 n+의 불순물을 도핑한 제2 반도체 박막을 적층하는 제4 공정과,A fourth step of laminating a second semiconductor thin film doped with an n + impurity to be a contact layer on the first semiconductor thin film; 상기 제1 반도체 박막 및 제2 반도체 박막을 소정의 형상으로 패터닝하는 제5 공정과,A fifth step of patterning the first semiconductor thin film and the second semiconductor thin film into a predetermined shape, 상기 제2 반도체 박막 상에 소스 전극 및 드레인 전극을 형성하는 제6 공정과,A sixth step of forming a source electrode and a drain electrode on the second semiconductor thin film, 상기 제1 반도체 박막의 채널 영역 상의 제2 반도체 박막을 에칭하고 상기 소스 전극 및 드레인 전극의 콘택트 영역을 형성하는 제7 공정A seventh step of etching the second semiconductor thin film on the channel region of the first semiconductor thin film and forming a contact region of the source electrode and the drain electrode 을 포함하되,&Lt; / RTI &gt; 적어도 제7 공정까지로 제조된 반도체 소자에 대해 반응성이 낮은 가스의 플라즈마에 의해, 상기 반도체 소자의 표면 처리를 행하는 것을 특징으로 하는 반도체 소자의 제조 방법.Wherein the surface treatment of the semiconductor element is performed by plasma of a gas having a low reactivity with respect to the semiconductor element manufactured up to at least the seventh step. 제17항에 있어서, 상기 플라즈마 처리에 이용되는 가스는 H2, N2, NH3, He, Ar, O2중 적어도 한 종류인 것을 특징으로 하는 반도체 소자의 제조 방법.The method of manufacturing a semiconductor device according to claim 17, wherein the gas used for the plasma treatment is at least one of H 2 , N 2 , NH 3 , He, Ar, and O 2 . 제17항에 있어서, 상기 플라즈마 표면 처리는 상기 제7 공정 직후에 상기 제7 공정의 에칭 처리에 사용되는 에칭실 내에서 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of manufacturing a semiconductor device according to claim 17, wherein the plasma surface treatment is performed in an etching chamber used for the etching treatment of the seventh process immediately after the seventh process. 드라이 에칭 후에 잔류하는 에칭 가스 원소 및 반응 생성물을 피에칭물 및 에칭을 행하는 챔버로부터 제거하는 드라이 에칭 후의 처리 방법에 있어서,A process after dry etching to remove an etch gas element and a reaction product remaining after dry etching from an etchant and a chamber in which etching is performed, 상기 피에칭물에 대해 반응성이 낮은 가스를 플라즈마화하고, 이 플라즈마 가스를 이용하여 드라이 에칭 후의 피에칭물 및 챔버의 표면을 처리하는 것을 특징으로 하는 드라이 에칭 후의 처리 방법.Wherein a gas having a low reactivity with respect to the object to be etched is converted into plasma, and the surface of the etched material after the dry etching and the surface of the chamber are treated using the plasma gas. 제20항에 있어서, 상기 드라이 에칭과, 상기 드라이 에칭 후의 플라즈마 표면 처리를 동일한 챔버 내에서 연속해서 행하는 것을 특징으로 하는 드라이 에칭 후의 처리 방법.21. The method according to claim 20, wherein the dry etching and the plasma surface treatment after the dry etching are continuously performed in the same chamber. 제20항에 있어서, 상기 드라이 에칭과, 상기 드라이 에칭 후의 플라즈마 표면 처리를 서로 다른 챔버 내에서 연속해서 행하는 것을 특징으로 하는 드라이 에칭 후의 처리 방법.21. The method according to claim 20, wherein the dry etching and the plasma surface treatment after the dry etching are continuously performed in different chambers.
KR1019980028394A 1997-07-15 1998-07-14 Semiconductor device, manufacturing method thereof, and processing method after dry etching KR100276413B1 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP97-190248 1997-07-15
JP19024897A JP3416472B2 (en) 1997-07-15 1997-07-15 Semiconductor element

Publications (2)

Publication Number Publication Date
KR19990013854A KR19990013854A (en) 1999-02-25
KR100276413B1 true KR100276413B1 (en) 2001-02-01

Family

ID=16254983

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980028394A KR100276413B1 (en) 1997-07-15 1998-07-14 Semiconductor device, manufacturing method thereof, and processing method after dry etching

Country Status (2)

Country Link
JP (1) JP3416472B2 (en)
KR (1) KR100276413B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101126905B1 (en) 2009-09-03 2012-03-20 가부시키가이샤 히타치세이사쿠쇼 Thin film transistor and method for manufacturing the same

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6372535B1 (en) 1998-02-02 2002-04-16 Samsung Electronics Co., Ltd. Manufacturing method of a thin film transistor
JP4371567B2 (en) * 2000-11-22 2009-11-25 Ｎｅｃ液晶テクノロジー株式会社 Thin film transistor manufacturing method
JP4124315B2 (en) 2001-05-01 2008-07-23 東京応化工業株式会社 Coating method and method for manufacturing semiconductor device using the method
TWI500159B (en) * 2008-07-31 2015-09-11 Semiconductor Energy Lab Semiconductor device and method for manufacturing the same
US8227278B2 (en) * 2008-09-05 2012-07-24 Semiconductor Energy Laboratory Co., Ltd. Methods for manufacturing thin film transistor and display device
US9401396B2 (en) 2011-04-19 2016-07-26 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device and plasma oxidation treatment method
JP5832780B2 (en) 2011-05-24 2015-12-16 株式会社半導体エネルギー研究所 Manufacturing method of semiconductor device
US9660092B2 (en) 2011-08-31 2017-05-23 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor thin film transistor including oxygen release layer

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101126905B1 (en) 2009-09-03 2012-03-20 가부시키가이샤 히타치세이사쿠쇼 Thin film transistor and method for manufacturing the same

Also Published As

Publication number Publication date
KR19990013854A (en) 1999-02-25
JPH1140813A (en) 1999-02-12
JP3416472B2 (en) 2003-06-16

Similar Documents

Publication Publication Date Title
KR100300263B1 (en) Manufacturing method of thin film transistor, manufacturing method of active matrix substrate and liquid crystal display device
US5888855A (en) Method of manufacturing active matrix display
US6458715B2 (en) Process of manufacturing semiconductor device
KR100276413B1 (en) Semiconductor device, manufacturing method thereof, and processing method after dry etching
US20140183541A1 (en) Thin film transistor, manufacturing method thereof, array substrate and display device
US7893509B2 (en) Transistor and CVD apparatus used to deposit gate insulating film thereof
US5384271A (en) Method for reduction of off-current in thin film transistors
US5834796A (en) Amorphous silicon thin film transistor and method of preparing same
KR100404351B1 (en) Thin-film transistor and fabrication method thereof
US20040198046A1 (en) Method for decreasing contact resistance of source/drain electrodes
US8330193B2 (en) Silicon oxide film, production method therefor and semiconductor device having gate insulation film using the same
US5808316A (en) Microcrystal silicon thin film transistor
JP4610080B2 (en) Method for manufacturing semiconductor device
WO2012005030A1 (en) Thin film transistor, method for manufacturing same, and display device
Sekiya et al. High performance poly-crystalline silicon thin film transistors fabricated using remote plasma chemical vapor deposition of SiO/sub 2
JPH09512667A (en) Method of passivating side surface of thin film semiconductor component
JPH04349637A (en) Manufacture of amorphous silicon thin film transistor array substrate
KR102601596B1 (en) How to form thin film transistors
KR100509660B1 (en) Film manufacturing method
US6716681B2 (en) Method for manufacturing thin film transistor panel
JP2000036603A (en) Manufacture of thin-film transistor
JP2013105873A (en) Thin-film transistor
KR950003942B1 (en) Method of manufacturing thin film transistor for lcd
CN116884850A (en) Metal oxide thin film transistor, manufacturing method thereof and array substrate
KR20020054845A (en) method for forming of thin film transistor

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120907

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20130903

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20140919

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20150918

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20160919

Year of fee payment: 17

EXPY Expiration of term