KR100275716B1 - Method for fabricating polysilicon thin film transistor - Google Patents
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Abstract
Description
제1도는 종래의 다결정 실리콘 박막 트랜지스터의 수직 단면도,1 is a vertical cross-sectional view of a conventional polycrystalline silicon thin film transistor,
제2도는 종래의 LDD형 다결정 실리콘 박막 트랜지스터의 수직 단면도,2 is a vertical cross-sectional view of a conventional LDD type polycrystalline silicon thin film transistor,
제3도는 종래의 다결정 실리콘 박막 트랜지스터의 수직 단면도,3 is a vertical cross-sectional view of a conventional polycrystalline silicon thin film transistor,
제4도 내지 제8도는 본 발명에 따른 LDD형 다결성 실리콘 박막 트랜지스터의 공정 단면도로서,4 to 8 are cross-sectional views of an LDD type polysilicon thin film transistor according to the present invention.
제4도는 이층 금속 게이트층 증착 상태 단면도이며,4 is a cross-sectional view of a two-layer metal gate layer deposition state,
제5도는 드레인 전극부의 금속 게이트 식각을 의한 포토-레지스터의 도포 단면도이며,5 is a cross-sectional view of an application of the photo-resist by the metal gate etching of the drain electrode portion,
제6도는 하부 금속 게이트의 부분 식각 단면도이며,6 is a partial etched sectional view of the lower metal gate,
제7도는 이온 구입 공정도이며,7 is an ion purchase process chart,
그리고 제8도는 본 발명에 따른 LDD형 다결정 실리콘 박막 트랜지스터의 공정 단면도이다.8 is a process sectional view of an LDD type polycrystalline silicon thin film transistor according to the present invention.
제9도 내지 제12도는 본 발명에 따른 다결정 실리콘 박막 트랜지스터의 공정 단계별 수직 단면도로서,9 to 12 are vertical cross-sectional views of process steps of the polycrystalline silicon thin film transistor according to the present invention.
제9도는 이중 금속 게이트층의 증착 상태 단면도이며,9 is a cross-sectional view of a deposition state of a double metal gate layer,
제1O도는 하부 금속 게이트층의 부분 식각도이며,10 is a partial etch of the lower metal gate layer,
제11도는 이온 주입 공정도이며,11 is an ion implantation process chart,
그리고 제12도는 본 발명에 따른 다결정 실리콘 박막 트랜지스터의 완성 단면도이다.12 is a completed cross-sectional view of the polycrystalline silicon thin film transistor according to the present invention.
제13도는 상부 금속 게이트층의 두께에 따른 이온 주입 농도 분포13 is an ion implantation concentration distribution according to the thickness of the upper metal gate layer
제14도는 하부 금속 게이트층의 식각 시간에 따른 습식 식각 깊이14 is a wet etching depth according to the etching time of the lower metal gate layer
제15도는 LDD 구조와 일반 트랜지스터의 누설 전류 비교(Ids-Vgs 특성곡선)Figure 15 shows the leakage current comparison between LDD structure and general transistor (Ids-Vgs characteristic curve)
* 도면 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of drawings
1 : 유리 기판 2 : 소오스1: glass substrate 2: source
3 : 절연막(SiO2) 4 : 게이트3: insulating film (SiO 2 ) 4: gate
5 : 활성층 6 : 드레인5: active layer 6: drain
7 : 다결정 실리콘 박막층 8 : 소오스7: polycrystalline silicon thin film layer 8: source
9 : LDD 영역 10, 11 : 오프-셋(off-set) 영역9: LDD region 10, 11: off-set region
12 : 상부 금속 게이트 13 : 하부 금속 게이트12: upper metal gate 13: lower metal gate
14 : 절연층(SiO2) 15 : 다결성 실리콘14 insulation layer (SiO 2 ) 15 polysilicon
16 : 감광성 수지(포토 레지스터) 17, 18 : 식각된 하부 금속 게이트16: photosensitive resin (photoresist) 17, 18: etched lower metal gate
19, 24 : 이온 주입된 소오스 영역 20 : LDD 영역19, 24: ion implanted source region 20: LDD region
22 : LDD구조의 드레인 21, 26 : 이온 주입된 드레인 영역22: drain of LDD structure 21, 26: ion implanted drain region
23 : 오프-셋 영역 25 : 오프-셋 구조의 소오스23: Off-set region 25: Source of the off-set structure
27 : 오프셋 구조의 드레인27: drain of offset structure
본 발명은 다결성 실리콘 박막 트랜지스터의 제조 방법에 관한 것으로 상세하게는 MOSFET 소자 및 액티브 매트릭스 박막 트랜지스터 액성 표시 장치(LCD; Liquid Crystal Display)등의 개발에 유용한 LDD(Lightly Doped Drain)형 및 오프-셋형 다결정 실리콘 박막 트랜지스터(polysilicon thin film transistor; p-Si TFT)의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a polysilicon thin film transistor. Specifically, a lightly doped drain (LDD) type and an off-set type, which are useful for the development of a MOSFET device and an active matrix thin film transistor liquid crystal display (LCD), etc. A method for manufacturing a polysilicon thin film transistor (p-Si TFT).
제1도는 종래의 기본적인 다결정 실리콘 박막 트랜지수터(TFT)의 수직 단면도이다. TFT LCD는 TV나 컴퓨터의 모니터의 평면 화상 표시 장치로 응용되며, 이들이 고해상도와 대면적화를 실현하기 위해서는 캐리어의 이동도가 비정질 실리콘에 비해 큰 다결정 실리콘의 박막 트랜지스터를 적용해야 한다. 이러한 다결성 실리콘 박막 트랜지스터는 화상 표시 장치의 화소부의 스위칭 소자로서 사용되는데, 특히 화소부의 액정(LC; liquid crystal)로 표시되는 화상을 일정 시간 까지 유지시켜 주기 위해서는 다결정 실리콘 박막 트랜지스터가 턴-오프 될 때 누설 전류값이 약 O.1 pA 정도로 요구된다.1 is a vertical cross-sectional view of a conventional basic polycrystalline silicon thin film transistor (TFT). TFT LCD is applied as a flat image display device of a TV or a computer monitor, and in order to realize high resolution and large area, a thin film transistor of polycrystalline silicon having a larger carrier mobility than amorphous silicon must be applied. Such a polysilicon thin film transistor is used as a switching element of a pixel portion of an image display device. In particular, the polycrystalline silicon thin film transistor may be turned off to maintain an image displayed by a liquid crystal (LC) of the pixel portion for a predetermined time. The leakage current value is required to be about 0.1 pA.
그런데, 다결정 실리콘 박막 트랜지스터는 단결정 실리콘 MOSFET와는 달리 활성층이 저항성을 가지는 접합 특성을 가지기 때문에 특별한 구조 또는 제조 공정을 채택하여야만 O.1 pA 정도의 값으로 될 수 있다. 이를 위해서 제2도 및 제3도에 도시된 것과 같은, LDD(lightly doped drain) 또는 오프-셋(off-set) 구조를 형성하여 다결정 박막트랜지스터의 누설 전류를 감소시키고 있다.However, unlike the single crystal silicon MOSFET, the polycrystalline silicon thin film transistor has a bonding characteristic in which the active layer is resistive, and therefore, a specific structure or manufacturing process may be employed to obtain a value of about 0.1 pA. To this end, lightly doped drain (LDD) or off-set structures, such as those shown in FIGS. 2 and 3, are formed to reduce the leakage current of the polycrystalline thin film transistor.
여기서 제2도 및 제3도에 도시된 종래의 다결정 실리콘 박막 트랜지스터의 구조는 다음과 같다.Herein, the structure of the conventional polycrystalline silicon thin film transistor shown in FIGS. 2 and 3 is as follows.
석영 기판(1) 상면에 활성층이 형성되어 일정 간격을 두고 소오스 영역(8) 및 드레인 영역(6)과 그 사이에 통전 채널이 되는 채널(5)이 형성되어 있다. 또한 이 활성층의 양쪽에는 약하게 도핑된 영역(9;10;11)이 있어서 누설전류를 줄이도록 되어있다. 그리고 활성층 상면에는 게이트 절연막(3)이 형성되어 그 상부의 게이트(4)와 채널을 전기적으로 절연한다.An active layer is formed on the top surface of the quartz substrate 1 to form a source region 8 and a drain region 6 and a channel 5 serving as a conduction channel between them at regular intervals. In addition, there are lightly doped regions 9; 10; 11 on both sides of the active layer to reduce the leakage current. A gate insulating film 3 is formed on the upper surface of the active layer to electrically insulate the gate 4 and the channel thereon.
한편 이상과 같은 구조의 LDD형 및 오프-셋형 다결정 실리콘 박막 트랜지스터의 제조 방법은 다음과 같다.On the other hand, the manufacturing method of the LDD type and off-set type polycrystalline silicon thin film transistors of the above structure is as follows.
먼저 제2도 및 제3도에 도시된 바와 같이 게이트(4)에 감광막(포토레지스터)을 선택적으로 도포한 다음(마스크 형성), 고농도의 이온(도펀트)으로 1차 이온 주입 공정을 실시한다.First, as shown in FIGS. 2 and 3, a photoresist (photoresist) is selectively applied to the gate 4 (mask formation), and then a primary ion implantation process is performed with a high concentration of ions (dopant).
그 다음으로 감광막을 제거하고 또 다른 마스크를 형성하여 저농도의 이온으로 2차 이온 주입 공정을 실시하여 LDD형 또는 오프-셋형의 다결정 실리콘 박막 트랜지스터를 완성한다. 이때 감광막의 도포 범위(마스크의 형태)에 따라 LDD 또는 오프-셋형의 구조가 결정된다.Next, the photoresist film is removed and another mask is formed to perform a secondary ion implantation process with low concentrations of ions to complete an LDD type or off-set polycrystalline silicon thin film transistor. At this time, the LDD or off-set structure is determined according to the application range of the photosensitive film (mask shape).
이상 설명한 바와 같이 제2도및 제3도에 도시된 것과 같은 LDD 구조나 오프-셋 구조를 채택한 다결정 실리콘 박막 트랜지스터는 활성층(5)에 고농도의 이온(도먼트)을 주입하여 소오스 영역(8)과 드레인 영역(6)을 형성하고, 저농도의 이온을 주입하여 LDD 영역(9)과 오프셋 영역(10;11)을 형성하는 이온 주입 공정을 2회 실시하여야 할 뿐만 아니라 이온 주입시 불필요한 부분의 이온 주입을 방지하기 위하여 마스킹 공정도 2회 실시하여야 하는등 공정이 복잡하고, 이와 같은 반복된 공정의 시행은 생산성을 저하시키고, 뿐만 아니라 이온 주입 공정은 높은 에너지로 이온을 형성하여 가속시켜 원하는 박막층에 주입시키는 까닭에 반복된 이온 주입은 절연막의 절연 효과를 감소시키거나 다결정 실리콘층에 주입시는 결정성을 깨뜨려 비정질 실리콘으로 되게하여 소자의 전기적 특성을 저하시키는등의 문제이 있다.As described above, in the polycrystalline silicon thin film transistor adopting the LDD structure or the off-set structure as shown in FIGS. 2 and 3, a high concentration of ions (domer) is implanted into the active layer 5 so as to provide a source region 8. The ion implantation process of forming the overdrain region 6 and implanting low concentration ions to form the LDD region 9 and the offset region 10; 11 should be performed twice as well as unnecessary ions at the time of ion implantation. In order to prevent the implantation, the masking process must be performed twice, and the repeated process decreases the productivity. In addition, the ion implantation process accelerates the formation of ions with high energy to the desired thin film layer. Repeated ion implantation reduces the insulating effect of the insulating film or breaks the crystallinity when implanted into the polycrystalline silicon layer, resulting in amorphous silicon. There munjeyi such as to lower the electric properties of the element.
본 발명은 상기와 같은 문제점을 개선하고자 창안된 것으로, 활성층의 구조가 간단하고 복잡한 공정이 필요없는 제조 공정이 간단한 LDD형 다결정 실리콘 박막 트랜지스터의 제조 방법을 제공하는데 그 목적이 있다.The present invention was devised to improve the above problems, and an object thereof is to provide a method for manufacturing an LDD type polycrystalline silicon thin film transistor having a simple structure of an active layer and a simple manufacturing process that does not require a complicated process.
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 다결정 실리콘 박막 트랜지스터의 제조 방법은, 기판 상면에 다결정 실리콘층을 성장시키고 식각하여 활성층을 형성하고, 상기 활성층 상면에 게이트 절연층을 형성하며, 상기 게이트 절연층 상면에 선택비가 큰 이종의 제1금속 게이트층과 제2금속 게이트층을 형성하는 제1단계와, 상기 제1단계에서 형성된 상기 기판상의 각 층들의 좌반부에 감광성 수지를 도포하여 경화시키는 제2단계와, 상기 제2단계에서 좌반부만 감광성 수지가 도포된 기판 우반부의 하부 금속 게이트의 우단부를 소정의 폭으로 식각하는 제3단계와, 상기 제3단계를 마친 기판에 고농도의 이온을 주입하는 제4단계를 구비하여 된 것을 특징으로 한다.In order to achieve the above object, in the method of manufacturing a polycrystalline silicon thin film transistor according to the present invention, a polycrystalline silicon layer is grown on an upper surface of a substrate and etched to form an active layer, a gate insulating layer is formed on the upper surface of the active layer, and the gate A first step of forming a heterogeneous first metal gate layer and a second metal gate layer having a high selectivity on the upper surface of the insulating layer, and the photosensitive resin is applied to the left half of each layer on the substrate formed in the first step to cure In the second step, in the second step, a third step of etching the right end of the lower metal gate of the lower right side of the substrate on which only the left half is coated with the photosensitive resin to a predetermined width, and a high concentration of ions is applied to the substrate after the third step. And a fourth step of injecting.
또 하나의 다른 제조 방법은, 기판 상면에 다결정 실리콘층을 성장시키고 식각하여 활성층을 형성하고, 상기 활성층 상면에 게이트 절연층을 형성하며, 상기 게이트 절연층 상면에 선택비가 큰 이종의 제1금속 게이트층과 제2금속 게이트층을 형성하는 제1단계와, 상기 제1단계에서 형성된 하부 금속 게이트의 양단부를 소정의 폭으로 식각하는 제2단계와 상기 제2단계를 마친 기판에 고농도의 이온을 주입하는 제3단계를 구비하여 된 것을 특징으로 한다.Another manufacturing method is to grow and etch a polycrystalline silicon layer on an upper surface of a substrate to form an active layer, a gate insulating layer is formed on an upper surface of the active layer, and a heterogeneous first metal gate having a high selectivity on the upper surface of the gate insulating layer. A first step of forming a layer and a second metal gate layer, a second step of etching both ends of the lower metal gate formed in the first step to a predetermined width, and implanting a high concentration of ions into the substrate after the second step It is characterized by having a third step.
이하 2개의 실시예를 제4도 내지 제13도를 참조하면서 설명한다.Hereinafter, two embodiments will be described with reference to FIGS. 4 to 13.
먼저 제8도 및 제12도를 참조하면서 본 발명에 따른 LDD형 및 오프-셋형 다결정 실리콘 박막 트렌지스터의 구조를 살펴보면 다음과 같다.First, referring to FIGS. 8 and 12, the structure of the LDD and off-set polycrystalline silicon thin film transistors according to the present invention will be described.
유리 기판(1) 상면에 다결성 실리콘의 활성층이 형성되고, 이 활성층(15)은 일정 간격을 두고 고농도(n+)로 이온(도펀트)이 주입되어 소오스(19;24) 및 드레인(21;26)이 된 영역과, 저농도(n-)로 이온이 주입되어 형성된 영역(20;23)과, 이 저농도 영역 사이에 이온 주입이 안된 통전용 채널로 이루어진다. 이 활성층의 양쪽의 약하게 도핑된 저농도 영역(n-;20;23)은 턴-오프 누설전류를 줄이는 역할을 한다.An active layer of polysilicon is formed on the upper surface of the glass substrate 1, and the active layer 15 is implanted with ions (dopants) at high concentrations (n + ) at regular intervals so that the source (19; 24) and the drain (21); 26), a region (20; 23) formed by implanting ions at a low concentration (n − ), and a channel for energization without ion implantation between the low concentration region. The lightly doped low concentration regions n - 20; 23 on both sides of this active layer serve to reduce the turn-off leakage current.
그리고 활성층의 상면에는 게이트 절연층(14)가 형성되며, 이 게이트 절연층 상면에는 금속 게이트(13)이 형성된다.The gate insulating layer 14 is formed on the upper surface of the active layer, and the metal gate 13 is formed on the upper surface of the gate insulating layer.
한편 이상과 같은 구조의 LDD형 및 오프-셋형 다결정 실리콘 박막 트랜지스터를 제조 하는 방법은 다음과 같다.Meanwhile, a method of manufacturing the LDD-type and off-set polycrystalline silicon thin film transistors having the above structure is as follows.
먼저 제4도 및 제9도에 도시된 바와 같이, 유리 기판(1) 상면에 다결정 실리콘층을 형성한 후 식각하여 활성층(15)을 형성한다. 그리고 이 활성층 상면에 산화시켜 게이트 절연층(14)을 형성하며, 또한 이 게이트 절연층 상면에 선택비가 큰 이중의 금속 게이트층을 증착시키고 식각하여 제1금속 게이트층(13) 및 제2금속 게이트층(12)을 형성한다(제1단계).First, as shown in FIGS. 4 and 9, the polycrystalline silicon layer is formed on the upper surface of the glass substrate 1 and then etched to form the active layer 15. The gate insulating layer 14 is formed by oxidizing the upper surface of the active layer, and a double metal gate layer having a high selectivity is deposited and etched on the upper surface of the gate insulating layer to etch the first metal gate layer 13 and the second metal gate. Form layer 12 (first step).
다음으로 제5도에 도시된 바와 같이 기판 좌반부에 감광성 수지를 도포하고 경화시킨(LDD형의 제2단계) 다음, 습식 식각법을 이용하여 하부 금속 게이트(제1금속 게이트; 13)의 우단부를 식각하여 제6도에 도시된 것과 같은 하부 금속 게이트(17)를 형성한다(LDD형의 제3단계). 이때 제14도에 도시된 그래프와 같이 식각 시간을 조정하여 식각 깊이를 조성함으로써 LDD의 길이를 조정한다.Next, as shown in FIG. 5, the photosensitive resin is applied to the left half of the substrate and cured (second step of the LDD type), and then the right end of the lower metal gate (first metal gate) 13 is wet-etched. The portion is etched to form a lower metal gate 17 as shown in FIG. 6 (LDD type third step). At this time, as shown in the graph of FIG. 14, the length of the LDD is adjusted by forming an etching depth by adjusting an etching time.
한편, 오프-셋형의 다결정 실리콘 박막 트랜지스터 제조시에는 위의 제2단계의 감광성 수지 도포를 하지 않고 바로 습식 식각법으로 하부 금속 게이트의 양단부를 식각하여 제10도에 도시된 것과 같은 하부 금속 게이트(18) 형성한다(오프셋형 제2단계).On the other hand, when fabricating an off-set polycrystalline silicon thin film transistor, the lower metal gate as shown in FIG. 10 is etched by etching both ends of the lower metal gate by a wet etching method without applying the photosensitive resin of the second step. 18) forming (offset type 2 step).
다음으로 LDD형 소자의 제조 공정에서는 감광성 수지를 제거하고 제7도 및 제11도에 도시된 바와 같이, 이온 주입 공정을 행한다음 상부 금속 게이트(12)를 제거하면 LDD형 및 오프-셋형의 다결정 실리콘 트랜지스터가 완성된다. 여기서, LDD영역(20) 및 오프-셋 영역(23)의 이온 농도는 상부 금속 게이트의 두께에 따라 조절하게 된다. 이때 제7도 및 제11도에 도시된 바와 같이, 다결정 실리콘층(15) 상면의 절연층(14)이 식각되지 않고 공정이 진행된 경우는, 제13도의 그래프에 도시된 바와 같이, 상부 금속막(게이트층) 및 절연층의 두께에 따라서 이온 주입 농도 분포에 영향이 있으며, 이온 주입시 에너지 값에 차이가 있게 되나, 즉 절연층의 유무는 이온 주입시의 필요 에너지만 관계되므로, 본 발명의 구성에는 영향이 없다.Next, in the manufacturing process of the LDD device, the photosensitive resin is removed and the ion implantation process is performed as shown in FIGS. 7 and 11, and then the upper metal gate 12 is removed. The silicon transistor is completed. Here, the ion concentration of the LDD region 20 and the off-set region 23 is adjusted according to the thickness of the upper metal gate. In this case, as shown in FIGS. 7 and 11, when the process is performed without etching the insulating layer 14 on the upper surface of the polycrystalline silicon layer 15, as shown in the graph of FIG. 13, the upper metal film (Gate layer) and the thickness of the insulating layer has an effect on the ion implantation concentration distribution, there is a difference in the energy value at the time of ion implantation, that is, the presence or absence of the insulating layer is related to the required energy at the time of ion implantation, There is no effect on the configuration.
본 발명에 따른 LDD형및 오프셋형 다결성 실리콘 박막 트랜지스터의 동작 특성은, 인가되는 게이트 전압이 증가되어도 일정한 오프-전류값을 유지하는 일반의 LDD형및 오프-셋형의 다결정 실리콘 박막 트랜지스터와 같다. TFT에 있어서 누설 전류는 가전자 밴드 내의 열전자 방출과 갭내에서 이들 전자의 턴널링 과정에서 비롯된다. 특히, 턴널링 도중의 층내의 트랩 상태의 많고 적음이 누설 전류에 가장 큰 영향을 미친다.The operation characteristics of the LDD type and offset type polysilicon thin film transistors according to the present invention are the same as those of general LDD type and off-set type polycrystalline silicon thin film transistors which maintain a constant off-current value even when an applied gate voltage is increased. Leakage current in TFTs results from the hot electron emission in the valence band and the tunneling of these electrons in the gap. In particular, much and little of the trap state in the layer during tunneling has the greatest effect on the leakage current.
따라서 트랩 상태가 많이 존재하는 다결정 실리콘 트랜지스터의 경우 채널과 소오스 및 드레인 사이에 LDD 또는 오프셋 구조를 형성하여 줌으로써, 기존의 구조에 비해 활성층에서의 전장의 크기를 감소시켜, 실리콘 임계 영역에서의 열전자 방출이 억제되어 제15도에 도시된바와 같이 누설 전류가 감소한다.Therefore, in the case of polycrystalline silicon transistors in which many trap states exist, the LDD or offset structure is formed between the channel, the source, and the drain, thereby reducing the size of the electric field in the active layer, compared to the conventional structure, and thus radiating hot electrons in the silicon critical region. This is suppressed and the leakage current is reduced as shown in FIG.
이상 설명한 바와 같이, 활성층을 일체형으로 형성하고, 그 상부에 선택비가 큰 두 개의 금속 게이트층을 형성하고, 그 하부 금속 게이트의 우단부 또는 양단부를 적절한 깊이로 식각하여, 1회의 이온 주입공정으로 고농도의 소오스및 드레인 영역과 저농도 영역을 동시에 형성함으로써 상부 금속 게이트층의 두께를 조정하여 LDD 및 오프-셋 영역의 주입되는 이온의 농도 조절이 가능하고, 하부 금속 게이트층의 식각 길이 조절에 의해 LDD 및 오프-셋 영역의 길이 조절이 가능하며, 공정의 간편화 및 이온 주입 공정의 축소로 제품의 생산성 향상과 고에너지 이온 주입에 따른 소자의 손상을 막을수 있어 소자의 성능 및 신뢰성이 증대되는 효과가 있다.As described above, the active layer is integrally formed, two metal gate layers having a high selectivity are formed on the upper portion, the right end or both ends of the lower metal gate are etched to an appropriate depth, and a high concentration is obtained in one ion implantation process. It is possible to adjust the thickness of the upper metal gate layer by controlling the thickness of the upper metal gate layer by simultaneously forming the source and drain regions and the low concentration region of the LDD, and by adjusting the etching length of the lower metal gate layer. It is possible to control the length of the off-set region, and to simplify the process and reduce the ion implantation process, thereby improving product productivity and preventing damage to the device due to high energy ion implantation, thereby increasing the performance and reliability of the device.
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| KR1019930030231A KR100275716B1 (en) | 1993-12-28 | 1993-12-28 | Method for fabricating polysilicon thin film transistor |
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| Publication Number | Publication Date |
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| KR950021268A KR950021268A (en) | 1995-07-26 |
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| Country | Link |
|---|---|
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100493378B1 (en) * | 2001-12-08 | 2005-06-07 | 엘지.필립스 엘시디 주식회사 | Method of fabricating Poly Silicon Thin Film Transistor |
| KR100504537B1 (en) * | 2002-04-17 | 2005-08-01 | 엘지.필립스 엘시디 주식회사 | Method for Manufacturing Thin Film Transistors |
| KR100693246B1 (en) * | 2000-06-09 | 2007-03-13 | 삼성전자주식회사 | Method of forming top gate type Thin Film Transistor |
| US7387920B2 (en) | 2004-04-30 | 2008-06-17 | Samsung Electronics Co., Ltd. | Method of manufacturing thin film transistor array panel |
-
1993
- 1993-12-28 KR KR1019930030231A patent/KR100275716B1/en not_active IP Right Cessation
Cited By (4)
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|---|---|---|---|---|
| KR100693246B1 (en) * | 2000-06-09 | 2007-03-13 | 삼성전자주식회사 | Method of forming top gate type Thin Film Transistor |
| KR100493378B1 (en) * | 2001-12-08 | 2005-06-07 | 엘지.필립스 엘시디 주식회사 | Method of fabricating Poly Silicon Thin Film Transistor |
| KR100504537B1 (en) * | 2002-04-17 | 2005-08-01 | 엘지.필립스 엘시디 주식회사 | Method for Manufacturing Thin Film Transistors |
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Also Published As
| Publication number | Publication date |
|---|---|
| KR950021268A (en) | 1995-07-26 |
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