KR100273249B1 - Positive power voltage output unit - Google Patents
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Abstract
Description
본 발명은 양전원전압 출력장치에 관한 것으로, 특히 집적회로의 이에스디(ESD)의 효율을 증대시킬 수 있도록 한 양전원전압 출력장치에 관한 것이다.BACKGROUND OF THE
일반적으로 양전원전압 출력장치는 하나의 집적회로에서 출력되는 신호가 예를 들어 5V 및 3V와 같이 출력전압이 2가지의 형태로 이루어진 것을 말하며 주로 3V 내부 오퍼레이션을 통한 출력의 신호를 외부 칩과의 인터페이스를 위하여 오퍼레이션 전압과는 틀린전압의 출력신호를 갖는다.In general, the positive voltage output device refers to a signal output from one integrated circuit having two types of output voltages, for example, 5V and 3V, and mainly outputs a signal of an output through a 3V internal operation to an external chip. For this purpose, the output signal has a voltage different from that of the operation voltage.
도 1은 종래 양전원전압 출력장치에서의 패드배치도로서, 이에 도시된 바와같이 제1 전원전압(Vdd1)을 출력하는 제1 패드부(10)와 제2 전원전압(Vdd2)을 출력하는 제2 패드부(11)가 접지전압(VSS)에 의해 연결되도록 구성된다.FIG. 1 is a diagram illustrating a pad arrangement in a conventional positive power supply voltage output device, and as shown therein, a
도 2는 상기 패드의 구성을 보인 회로도로서, 이에 도시된 바와같이 소스에 전원전압(Vdd)이 인가된 제1,2 피모스트랜지스터(P1),(P2)의 드레인을 소스가 접지(VSS)된 제1,제2 엔모스트랜지스터(N1),(N2)의 드레인에 접속하고, 상기 제1 피모스트랜지스터(P1) 및 제1 엔모스트랜지스터(N1)의 접속점을 상기 제2 피모스트랜지스터(P2) 및 제2 엔모스트랜지스터(N2)의 게이트에 접속하며, 캐소드에 전원전압(Vdd)이 인가된 다이오드(D1)를 애노드에 접지전압(VSS)이 인가된 다이오드(D2)를 접속하여, 그 접속점을 본드패드(20) 및 상기 제2 엔모스트랜지스터(N2) 및 제2 피모스트랜지스터(P2)의 드레인의 공통접속점에 접속하고, 또한 상기 제1 피모스트랜지스터(P1) 및 제1 엔모스트랜지스터(N1)의 게이트를 공통접속하여, 그 접속점에서 신호(IN)가 인가되도록 구성되며, 이와같이 구성된 종래 양전원전압 출력장치의 동작을 설명하면 다음과 같다.FIG. 2 is a circuit diagram showing the configuration of the pad. As shown in FIG. 2, the drains of the first and second PMOS transistors P1 and P2 to which the power supply voltage Vdd is applied to the source are grounded (VSS). Connected to the drains of the first and second NMOS transistors N1 and N2, and a connection point between the first PMOS transistor P1 and the first NMOS transistor N1 is connected to the second PMOS transistor N1. P2) and the gate of the second NMOS transistor N2, the diode D1 having the power supply voltage Vdd applied to the cathode, and the diode D2 having the ground voltage VSS applied to the anode connected thereto. The connection point is connected to the common connection point of the
먼저, 내부의 출력신호(IN)는 버퍼(21)를 거친후 본드패드(20)를 통하여 외부로 출력되는 데 보호용 다이오드(D1)에 연결되는 전원전압(Vdd)에 따라 출력전압이 결정된다.First, the internal output signal IN passes through the buffer 21 and then is output to the outside through the
즉, 보통 양전압전압출력장치는 도3과 같이 구성하여 코어셀(32)로의 전원공급은 3V용 파워 패드(30)에서만 주고 5V용 파워패드(31)는 전원을 코어셀(32)로 공급하지 않고, 다만 입출력용 패드의 전원전압(Vdd) 및 접지전압(Vss)으로만 공급된다.That is, a normal positive voltage output device is configured as shown in FIG. 3 so that power to the core cell 32 is supplied only from the
따라서, 종래에는 3V용 파워패드와 5V용 파워패드는 접지전압(Vss)만 공유하고 전원전압(Vdd)은 공유시키지 않고 끊어놓는 형태를 취하였다.Therefore, in the related art, the 3V power pad and the 5V power pad share the ground voltage Vss but do not share the power supply voltage Vdd.
결국, 서로의 출력전압(Vdd1),(Vdd2)을 위한 패드부(10),(11)을 따로 구별함으로써 제2 전원전압(Vdd2) 출력신호용 패드부(10)는 제2 전원전압(Vdd2)을 따로 공급하고 제1 전원전압(Vdd1)용 패드부(11)에는 제1 전원전압(Vdd1)을 공급하여 각각의 패드부(10),(11)가 나누어지는 부분의 전원전압(Vdd1),(Vdd2)을 끊어버림으로써 양전원전압을 출력한다.As a result, the
그러나, 상기와 같이 동작하는 종래 장치는 각각의 전원전압에 해당하는 패드들이 서로 다른 전원으로 묶여 있어 특정 패드가 충격전압을 받았을 경우 그 특정 패드와 전원을 공유하는 패드들에 한하여 충격량을 분산 흡수하기 때문에 이에스디(ESD) 방지효과가 현저히 저하될 수 있는 문제점이 있었다.However, in the conventional device operating as described above, pads corresponding to each power supply voltage are bundled with different power sources, so that when a specific pad receives an impact voltage, only the pads sharing the power supply with the specific pad are dispersed and absorbed. Therefore, there was a problem that the ESD prevention effect can be significantly reduced.
따라서, 상기와 같은 문제점을 감안하여 창안한 본 발명은 각각의 전원전압에 해당하는 패드들에 대하여 단전원전압 출력장치와 동일한 이에스디(ESD) 방지효율을 갖게하여 안정된 전원전압을 출력할 수 있도록 한 양전원전압 출력장치를 제공함에 그 목적이 있다.Therefore, the present invention devised in view of the above problems has the same ESD prevention efficiency as that of the single power supply voltage output device for the pads corresponding to each power supply voltage, so that the stable power supply voltage can be output. It is an object of the present invention to provide a positive supply voltage output device.
도 1은 종래 양전원전압 출력장치에서의 패드배치도.1 is a pad arrangement in a conventional positive voltage output device.
도 2는 도 1에 있어서, 패드의 구성을 보인 회로도.2 is a circuit diagram showing the configuration of a pad in FIG.
도 3은 일반적인 양전원전압장치의 구성을 보인 블록도.Figure 3 is a block diagram showing the configuration of a general positive power supply voltage device.
도 4는 본 발명 양전원전압 출력장치의 구성을 보인 회로도.Figure 4 is a circuit diagram showing the configuration of the present invention a positive power supply voltage output device.
*****도면의 주요부분에 대한 부호의 설명********** Description of the symbols for the main parts of the drawings *****
10,11:패드부 40:과전류유출부10, 11: pad portion 40: overcurrent outlet portion
상기와 같은 목적은 제1 전원전압을 출력하는 제1 패드부와 제2 전원전압을 출력하는 제2 패드부가 접지전압에 의해 연결되도록 구성된 양전원전압 출력장치에 있어서, 정상동작시에는 제1 전원전압 및 제2 전원전압을 그대로 유지시키면서 과전류 입력시 양쪽 모두의 파워패드를 이용하여 과전류를 드레인 시킬수 있도록 양 전원전압단 사이에 과전류유출부를 포함하여 구성함으로써 달성되는 것으로, 이와같은 본 발명을 설명한다.The above object is a positive power supply voltage output device configured to be connected to the first pad portion for outputting the first power supply voltage and the second pad portion for outputting the second power supply voltage by the ground voltage, the first power supply voltage in normal operation And an overcurrent outlet between the two power supply voltage terminals so that the overcurrent can be drained by using both power pads during the overcurrent input while maintaining the second power supply voltage as described above.
도4는 본 발명 양전원전압 출력장치의 일실시예의 구성을 보인 회로도로서, 이에 도시한 바와같이 제1 전원전압(Vdd1)을 출력하는 제1 패드부(10)와 제2 전원전압(Vdd2)을 출력하는 제2 패드부(11)가 접지전압(Vss)에 의해 연결되도록 구성된 양전원전압 출력장치에 있어서, 정상동작시에는 5V와3V를 유지시키면서 과전류 입력시 양쪽 모두의 파워패드를 이용하여 과전류를 드레인시킬 수 있도록 양전원전압(Vdd1),(Vdd2)단 사이에 과전류유출부(40)를 포함하여 구성한다.FIG. 4 is a circuit diagram showing an embodiment of the positive power supply voltage output device of the present invention. As shown in FIG. 4, the
상기 과전류유출부(40)는 양전원전압(Vdd1),(Vdd2)의 크기에 따라 소정개의 다이오드(D3~D6)를 순방향으로 직렬접속하고, 상기 소정개의 다이오드(D3~D6)에 역방향으로 직렬접속된 소정개의 다이오드(D7~D9)를 병렬로 접속하여 구성하며, 이와같이 구성한 본 발명의 일실시예의 동작을 설명하면 다음과 같다.The
먼저, 제1 전원전압(Vdd1)과 제2 전원전압(Vdd2)의 연결은 두 전원전압(Vdd1) ,(Vdd2)의 차이가 연결된 과전류유출부(40)의 다이오드(D3~D6) 내부의 전압강화(0.7
이를 예를들어 설명하면, 만약 제2 전원전압(Vdd2)이 5V 제1 전원전압(Vdd1)이 3.3V 일때 상기 과전류유출부(40)의 제1 경로(A)의 다이오드(D3~D6)와 제2 경로(B)의 다이오드(D7~D9) 양단의 전압차이는 2.7V이므로 상기 제1 경로(A)에 존재하는 다이오드(D3~D6)가 4개 미만일때 턴온되지만 그 이상인 경우 턴오프상태를 유지하여 제1 전원전압(Vdd1)과 제2 전원전압(Vdd2)은 서로에게 영향을 미치지 못한다.For example, when the second power supply voltage Vdd2 is 5V and the first power supply voltage Vdd1 is 3.3V, the diodes D3 to D6 of the first path A of the
그러나, 상기 제1 경로(A)에서 다이오드(D3~D6)가 4개 이상인 상태에서 제2 전원전압(Vdd2)쪽의 특정패드에 충격전압이 가해질때는 제2 전원전압(Vdd2)과 제1 전원전압(Vdd1)의 전압차이로 인해 제1 경로(A)가 턴온되어 제2 전원전압(Vdd2)쪽의 충격전압이 제1 전원전압(Vdd1)쪽으로 분산되어 가해진다.However, when an impact voltage is applied to a specific pad toward the second power supply voltage Vdd2 in a state where there are four or more diodes D3 to D6 in the first path A, the second power supply voltage Vdd2 and the first power supply are applied. Due to the voltage difference between the voltages Vdd1, the first path A is turned on, and the impact voltage toward the second power source voltage Vdd2 is distributed and applied to the first power source voltage Vdd1.
마찬가지로, 상기 제2 경로(B)도 정상상태에서는 역방향 바이오스 형태로 제2 전원전압(Vdd2)과 제1 전원전압(Vdd1)이 서로에게 영향을 미치지 못하지만 제1 전원전압(Vdd1)쪽에 충격전압이 가해질 경우 턴온되어 충격전압은 제2 전원전압(Vdd2)쪽으로 분산시킨다.Similarly, in the normal state, the second path B does not affect the second power voltage Vdd2 and the first power voltage Vdd1 in the form of a reverse BIOS, but an impact voltage is applied to the first power voltage Vdd1. When applied, it is turned on to distribute the impact voltage toward the second power supply voltage Vdd2.
즉, 정상동작시에는 5V와 3.3V를 유지시키면서 과전류 입력시 양쪽 모두의 파워패드를 이용 과전류를 드레인 시킨다.That is, during normal operation, the overcurrent is drained by using both power pads during overcurrent input while maintaining 5V and 3.3V.
이상에서 상세히 설명한 바와같이 본 발명은 각각의 전원전압에 해당하는 패드들에 대하여 단전원전압 출력장치와 동일한 이에스디(ESD) 방지효율을 갖게하여 안정된 전원전압을 출력함으로써 신뢰성을 향상시킬 수 있는 효과가 있다.As described in detail above, the present invention has the same ESD prevention efficiency as that of a single power supply voltage output device for each pad corresponding to each power supply voltage, thereby outputting a stable power supply voltage, thereby improving reliability. There is.
Claims (2)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970069334A KR100273249B1 (en) | 1997-12-16 | 1997-12-16 | Positive power voltage output unit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970069334A KR100273249B1 (en) | 1997-12-16 | 1997-12-16 | Positive power voltage output unit |
Publications (2)
Publication Number | Publication Date |
---|---|
KR19990050255A KR19990050255A (en) | 1999-07-05 |
KR100273249B1 true KR100273249B1 (en) | 2001-01-15 |
Family
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019970069334A KR100273249B1 (en) | 1997-12-16 | 1997-12-16 | Positive power voltage output unit |
Country Status (1)
Country | Link |
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KR (1) | KR100273249B1 (en) |
-
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---|---|
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