KR100271877B1 - 무선가입자망 시스템용 가입자접속장치의 수신 데이터신호 변환장치 - Google Patents

Abstract

본 발명은 기지국으로부터 수신되는 8비트 병렬(Parallel) 데이터신호를 22비트의 직력(Serial) 데이터신호로 변환 출력하도록 된 무선가입자망 시스템용 가입자접속장치의 수신 데이터신호 변환장치에 관한 것으로, 2진 제어데이터를 출력하는 마이크로프로세서 및 TX PLL, RX PLL, RF PLL이 구비된 무선가입망 가입자접속장치에 있어서; 8비트 병렬데이터신호를 입력하는 데이터입력단과, 상기 데이터입력단을 통해 입력되는 8비트 병렬데이터를 마이크로프로세서의 2진 제어데이터를 근거로 3비트 제어데이터로 변환하는 제1 변환수단, 상기 3비트 제어데이터에 의해 인에이블되어 8비트 병렬데이터를 일시저장하는 래치회로, 소정 스타트신호에 의해 8비트 병렬데이터를 상위 1비트씩 출력하는 시프트레지스터, 상기 시프트레지스터의 출력 데이터를 카운트하는 카운터, 상기 데이터입력단으로 인가되는 2진 데이터가 입력되는 입력조건에 따라 상기 TX, RX, RFPLL을 인에이블시키는 PLL인에이블신호출력수단, 상기 카운터를 통해 22비트가 카운트되면 22비트 데이터신호를 직렬로 출력하는 멀티플렉서를 포함하여 구성된 것을 특징으로 한다.

Description

무선가입자망 시스템용 가입자접속장치의 수신 데이터신호 변환장치

본 발명은 무선가입자망(WLL: Wireless Locol Loop) 시스템에 관한 것으로, 특히 기지국으로부터 수신되는 8비트 병렬(Parallel)데이터신호를 22비트의 직렬(Serial)데이터신호로 변환할 수 있도록 된 무선가입자망 시스템용 가입자접속장치의 수신 데이터신호 변환장치에 관한 것이다.

일반적으로 PSTN망이나 인터넷망 등의 경우에는 유선망으로 구성되기 때문에 특정한 가입자에 대해 통신서비스를 제공하고자 하는 경우에는 해당 통신망과 가입자를 유선을 통해 결합시키는 것이 필요하게 된다. 그러나, 만일 통신가입자가 산악지역 등에 분산되어 위치하는 경우에는 해당 가입자를 일일이 유선으로 결합시키는 것은 경제적으로 큰 손실을 초래하게 된다.

따라서, 최근에는 특정한 통신가입자를 PSTN망 등의 유선망에 대해 무선으로 결합시키는 이른 바 무선가입자망 시스템이 개발되어 보급되고 있다.

도 1은 현재 상용화되어 있는 일반적인 무선가입자망 시스템의 구성을 나타낸 블록구성도이다.

도 1에서 참조번호 1은 특정한 가입자를 결합시키기 위한 가입자 접속장치로서, 이는 전화장치(2)와 팩시밀리(3) 및 개인용 컴퓨터(4) 등의 다양한 통신단말기를 결합할 수 있도록 되어 있고, 또한 일부 가입자접속장치의 경우에는 ISDN 단말기를 접속할 수 있도록 구성된 것도 있다.

또한, 도면에서 참조번호 5는 상기 가입자접속장치(1)와 무선을 통해 결합되어 해당 가입자접속장치(1)에 대해 무선통신선로를 제공하는 기지국으로서, 이는 가입자접속장치(1)와 CDMA방식으로 결합되게 된다. 그리고, 각각의 기지국(5)은 예컨대 총 80채널을 수용하여 적어도 64개의 가입자접속장치(1)에 대해 동시에 통신채널을 제공할 수 있도록 되어 있다.

그리고, 도면에서 참조번호 6은 무선가입자망 시스템을 제어함과 더불어 각 가입자접속장치에 대해 통신채널을 제공하는 등의 제어처리를 수행하는 기지국 제어기로서, 이는 예컨대 16개의 기지국(5₁∼5₁₆)을 수용할 수 있도록 구성된다. 또한, 기지국 제어기(6)는 상기 기지국(5)에 대해 E1링크와 LAPD 프로토콜을 통해서 결합됨과 더불어, WLL 게이트웨이(7: WLL Gateway)와 데이터통신 정합장치(8)를 통해서 PSTN망과 인터넷 등의 패킷망에 결합되게 된다.

그런데, 상술한 무선가입자망 시스템에 있어서 기지국(5)은 가입자접속장치(1)와 무선을 통해 결합되어 해당 가입자접속장치(1)에 대해 무선통신선로를 제공하게 되며, 예컨대, 총 80채널을 수용하여 적어도 64개의 가입자접속장치(1)에 대해 동시에 통신채널을 제공하게 되고, 상기 가입자접속장치(1)로 예컨대, 8비트 병렬(Parallel)데이터신호를 송출하게 된다.

그러나, 상기 가입자접속장치(1)의 내부에 사용되는 데이터신호 처리방식은 22비트의 직렬(Serial)데이터신호를 사용하고 있다.

따라서, 상기 기지국(5)으로부터 송출되는 8비트 병렬(Parallel)데이터신호를 가입자접속장치(1)의 내부에 사용되는 적합한 22비트 직렬(Serial)데이터신호로 변환하는 장치의 개발이 요구되는 실정이다.

이에, 본 발명은 상기한 사정을 감안하여 창출된 것으로서, 기지국으로부터 송출되는 8비트 병렬(Parallel) 데이터신호를 가입자접속장치 내부에 사용되는 22비트의 직렬(Serial) 데이터신호로 변환할 수 있도록 된 무선가입자망 시스템용 가입자접속장치의 수신 데이터신호 변환장치에 관한 것이다.

도1은 일반적인 무선가입자망 시스템의 구성을 나타낸 블록구성도.

도2는 본 발명에 따른 가입자접속장치(1)에서 수신 데이터 변환장치의 내부구성을 나타낸 회로도.

*** 도면의 주요 부분에 대한 부호의 설명 ***

10 : 제1 변환부, 11 : 제1 변환기,

20 : 제1 래치회로, 21∼23 : 제1,제2,제3 래치,

24∼26 : 제1,제2,제3 시프트레지스터, 30 : 카운터회로,

31 : 카운터, 32 : 논리회로,

33 : D플립플롭회로, 40 : 제2 변환부,

41 : 제4 래치, 42 : PLL인에이블생성부,

50 : 멀티플렉서.

상기 목적을 실현하기 위한 본 발명에 따른 무선가입자망 시스템용 가입자접속장치의 수신 데이터신호 변환장치는 2진 제어데이터를 출력하는 마이크로프로세서 및 TX PLL, RX PLL, RF PLL이 구비된 무선가입망 가입자접속장치에 있어서; 8비트 병렬데이터신호를 입력하는 데이터입력단과, 상기 데이터입력단을 통해 입력되는 8비트 병렬데이터를 마이크로프로세서의 2진 제어데이터를 근거로 3비트 제어데이터로 변환하는 제1 변환수단, 상기 3비트 제어데이터에 의해 인에이블되어 8비트 병렬데이터를 일시저장하는 래치회로, 소정 스타트신호에 의해 8비트 병렬데이터를 상위 1비트씩 출력하는 시프트레지스터, 상기 시프트레지스터의 출력 데이터를 카운트하는 카운터, 상기 데이터입력단으로 인가되는 2진 데이터가 입력되는 입력조건에 따라 상기 TX, RX, RFPLL을 인에이블시키는 PLL인에이블신호출력수단, 상기 카운터를 통해 22비트가 카운트되면 22비트 데이터신호를 직렬로 출력하는 멀티플렉서를 포함하여 구성된 것을 특징으로 한다.

상기한 구성으로 된 본 발명에 의하면, 마이크로프로세서(도시되지 않음)로부터 출력되는 2진 제어데이터를 근거로 데이터신호입력단으로 입력되는 8비트 병렬(Parallel)데이터신호가 TX, RX, RF PLL중에 특정 PLL의 신호인지 여부를 확인하고, 변환부를 통해 8비트 병렬(Parallel)데이터신호를 22비트의 직렬(Serial)데이터신호로 변환하여 출력함과 더불어 상기 TX, RX, RF PLL로 인에이블신호를 출력하게 된다.

이하, 도면을 참조하여 본 발명에 따른 실시예를 설명한다.

도2는 본 발명에 따른 가입자접속장치(1)에서 수신 데이터신호 변환장치의 내부구성을 나타낸 회로도이다.

도2 (A)에서, 참조번호 10은 마이크로프로세서(도시되지 않음)로부터 출력되는 2진 제어데이터를 3비트의 제어데이터로 변환 출력하는 제1 변환부로서, 예컨대, 0 또는 1의 2진 제어데이터가 제1 변환기(11)의 A단, B단, C단으로 입력되면, 예컨대, 000은 COM1, 001은 COM2, 010은 PLL1, 100은 PLL2, 110은 PLL3의 제어데이터로 변환하여 출력하게 되며, 상기 PLL1, PLL2, PLL3의 제어데이터는 제1 오아게이트(OR1)를 통해 논리합되어 단일 PLL신호로 출력되게 된다.

또한, 참조번호 20은 상기 제1 오아게이트(OR1)를 통해 출력되는 PLL신호를 근거로 입력단으로 인가되는 8비트 병렬(Parallel) 데이터신호를 일시 저장하는 제1 래치회로로서, 이는 상기 제1 변환부(10)를 통해 입력되는 COM1, COM2와 , 제1 오아게이트(OR1)를 통해 출력되는 PLL신호가 인에이블신호 입력단으로 입력되면, 이를 근거로 여러개의 D플립플롭으로 구성된 제1 레치회로(21)에 데이터신호 입력단으로 인가되는 8비트 병렬(Parallel) 데이터신호를 일시저장하게 된다.

즉, 제1 레치(21)에 8비트, 제2 레치(22)에 8비트, 제3 레치(23)에 6비트로 일시 저장하게 되며, 이때, 제3 레치(23)로 인에이블 PLL신호가 입력되면 후단에 설치된 제1,제2,제3 시프트레지스터(24,25,26)로 일시저장된 8비트 병렬(Parallel) 데이터신호를 출력하여, 상기 시프트레지스터(24,25,26)는 입력된 데이터신호의 상위 1비트씩 스타드신호를 근거로 출력하게 된다.

도2 (B)에서, 참조번호 30은 상기 시프트레지스터(24∼26)을 통해 상위 1비트씩 출력되는 데이터신호를 카운트하는 카운터회로로서, 2048KHz의 기준클럭이 인에이블 입력단으로 인가되면, 이를 근거로 상기 제1 오아게이트(OR1)를 통해 입력되는 PLL신호에 따라 5비트신호를 출력하는 카운터(31)와 이 출력되는 5비트신호를 입력받아 LD1, LD2, LD3, CD1, CD2, CD3신호를 출력하는 논리회로(32) 및 이 논리회로(32)를 통해 출력되는 상기 LD1, LD2, LD3, CD1, CD2, CD3신호가 인가되면, EN1, EN2, EN3신호를 출력하는 D플립플롭회로(33)로 구성된다.

또한, 참조번호 40은 입력되는 신호를 변환하여 TX, RX, RF의 인에이블신호를 TX PLL, RX PLL, RF PLL(도시되지 않음)으로 출력하는 제2 변환부로서, 제어신호입력단(A15, A16)으로부터 인가되는 2비트 제어신호를 일시 저장하고, 상기 제1 오아게이트(OR1)를 통해 출력되는 PLL신호와 20MHZ 클럭, 논리회로(32)의 CD3신호를 근거로 인에이블신호를 입력되면, 2비트신호를 출력하는 제4 래치(41)와 이 출력되는 2비트신호와 상기 논리회로(32)의 출력되는 LD1, CD3신호 및 2048KHz의 기준클럭을 근거로 PLL인에이블 신호를 생성하는 PLL인에이블생성부(42)의 출력신호를 근거로 TX PLL, RX PLL, RF PLL(도시되지 않음)으로 TX, RX, RF의 인에이블신호를 출력하게 된다.

그리고, 참조번호 50은 상기 제1 레치회로(20)로부터 출력되는 신호와 상기 D플립플롭회로(34)를 통해 출력되는 EN1, EN2, EN3신호를 근거로 TX PLL, RX PLL, IF PLL(도시되지 않음)로 출력되는 22비트의 데이터신호를 출력하여 다중화 기능을 수행하는 멀티플렉서이다.

이어, 상기한 구성으로 된 장치의 동작을 설명한다.

우선, 마이크로프로세서(도시되지 않음)로부터 8비트 병렬(Parallel) 데이터신호가 데이터신호입력단으로 인가되며, 이 데이터신호가 RX, TX, RF신호인지 여부를 나타내는 2진 제어데이터가 A14, A15, A16으로 출력되면, 상기 제1 변환부(10)는 상기 제어신호입력단(A14, A15, A16)으로 입력된 2진 제어데이터를 아래 표1과 같이 변환하게 된다.

A16 A15 A14	Description
0 0 0	COM1
0 0 1	COM2
0 1 0	PLL1
1 0 0	PLL2
1 1 0	PLL3

또한, 상기 제1 변환부(10)는 상기 표1과 같이 출력하게 되며, 상기 PLL1, PLL2, PLL3의 변환된 신호는 상기 오아게이트(OR1)의해 논리합되어 단일 PLL신호로 출력되게 된다. 즉, 제어신호입력단으로 입력되는 제어신호를 근거로 8비트 병렬(Parallel) 데이터신호가 RX, TX, RF신호인지 알 수 있기 때문이다.

이후, 상기 제1 레치회로(20)는 데이터신호입력단자로 8비트 병렬(Parallel) 데이터신호가 인가되고, 제어신호입력단으로 COM1신호가 입력되면, 상기 제1 레치(21)에 8비트 병렬(Parallel) 데이터신호를 일시저장하게 되며, COM2신호가 입력되면 상기 제2 레치(22)에 8비트 병렬(Parallel) 데이터신호를 일시저장하게 되고, PLL1∼PLL3 중에 한 신호가 제어신호입력단으로 입력되면 상기 제3 레치(23)에 6비트 병렬(Parallel) 데이터신호를 일시 저장하게 된다.

이때, 상기 제어신호입력단으로 PLL1∼PLL3 중에 한 신호가 입력되면, 이 신호를 근거로 제1∼제3 레치(21∼23)에 일시 저장된 8비트, 8비트, 6비트 병렬(Parallel) 데이터신호를 상기 제1, 제2, 제3 시프트레지스터(24∼26)로 각각 출력하게 되며, 제1 시프트레지스터(24)는 상기 논리회로(32)의 LD1 출력신호를 근거로 일시 저장된 8비트 병렬(Parallel) 데이터신호를 1비트씩 출력하게 되고, 제2, 제3 시프트레지스터(25, 26)등도 LD2, LD3의 스타트신호를 근거로 상기 동작을 수행하게 된다.

또한, 상기 카운터회로(30)는 카운터(31)로 인가되는 2048KHz의 기준클럭 상승에지때 상기 제1 오아게이트(OR1)를 통해 출력되는 PLL신호를 계수하여 5비트의 신호를 출력하게 되며, 이 5비트신호를 근거로 상기 논리회로(32)를 통해서 LD1, LD2, LD3, CD1, CD2, CD3신호를 출력하게 되고, 또 출력된 신호는 상기 D플립플롭회로(33)를 통해 EN1, EN2, EN3신호를 출력되게 된다.

이후, 상기 제2 변환부(40)은 제어신호입력단(A10 ∼ A15)으로부터 인가되는 2진 제어데이터를 일시 저장하고, 상기 제1 오아게이트(OR1)를 통해 출력되는 PLL신호와 20MHZ 클럭, 논리회로(32)의 CD3신호를 근거로 인에이블신호가 입력되면, 2비트신호를 출력하는 제4 래치(41)와 이 출력되는 2비트신호와 상기 논리회로(32)의 출력되는 LD1,CD3신호와 2048KHz의 기준클럭을 근거로 PLL 인에이블 신호를 생성하는 PLL인에이블생성부(42)의 출력신호를 근거로 TX PLL, RX PLL, RF PLL(도시되지 않음)으로 TX, RX, RF의 인에이블신호를 출력하게 된다.

그리고, 상기 멀티플렉서(50)는 상기 제1 레치회로(20)로부터 출력되는 22비트 데이터신호를 상기 D플립플롭회로(34)를 통해 출력되는 EN1, EN2, EN3신호를 근거로 TX PLL, RX PLL, RF PLL(도시되지 않음) 중에 해당되는 PLL로 22비트의 데이터신호를 직렬로 출력하기 위한 다중화 기능을 수행하게 된다.

즉, 상기한 실시예에 의하면, 마이크로프로세서(도시되지 않음)로부터 출력되는 2진 제어데이터를 근거로 데이터신호입력단으로 입력되는 8비트 병렬(Parallel) 데이터신호가 TX, RX, RF PLL중에 특정 PLL의 신호인지 여부를 확인하고, 8비트 병렬(Parallel) 데이터신호를 22비트의 직렬(Serial) 데이터신호로 변환하여 상기 설정된 PLL로 출력함과 더불어 상기 TX, RX, RF PLL로 인에이블신호를 해당 PLL로 출력하게 된다.

한편, 본 발명은 상기 실시예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형 실시할 수 있다.

이상 설명한 바와 같이 본 발명에 의하면, 기지국으로부터 송출되는 8비트 병렬(Parallel) 데이터신호를 22비트의 직렬(Serial) 데이터신호로 변환할 수 있도록 된 가입자접속장치에서 수신 데이터신호 변환장치를 실현할 수 있게 된다.

Claims (1)

1. 2진 제어데이터를 출력하는 마이크로프로세서 및 TX PLL, RX PLL, RF PLL이 구비된 무선가입망 가입자접속장치에 있어서;

   8비트 병렬데이터신호를 입력하는 데이터입력단과,

   상기 데이터입력단을 통해 입력되는 8비트 병렬데이터를 마이크로프로세서의 2진 제어데이터를 근거로 3비트 제어데이터로 변환하는 제1 변환수단,

   상기 3비트 제어데이터에 의해 인에이블되어 8비트 병렬데이터를 일시저장하는 래치회로,

   소정 스타트신호에 의해 8비트 병렬데이터를 상위 1비트씩 출력하는 시프트레지스터,

   상기 시프트레지스터의 출력 데이터를 카운트하는 카운터,

   상기 데이터입력단으로 인가되는 2진 데이터가 입력되는 입력조건에 따라 상기 TX, RX, RFPLL을 인에이블시키는 PLL인에이블신호출력수단,

   상기 카운터를 통해 22비트가 카운트되면 22비트 데이터신호를 직렬로 출력하는 멀티플렉서를 포함하여 구성된 것을 특징으로 하는 무선가입자망 시스템용 가입자접속장치의 수신 데이터신호 변환장치.

Images