KR100267370B1 - 길쌈 부호를 위한 낮은 복잡도를 가지는 오증 검색 에러 추정 복호기 - Google Patents

Abstract

본 발명은 길쌈 부호를 위한 낮은 복잡도를 가지는 오증 검색 에러 추정 복호기(Syndrome Check Error Estimation : SCEE)에 관한 것으로, 프리디코더 및 송신단의 인코더와 동일한 다항식 구조를 사용하는 리-인코더를 사용하여, 기존의 비터비(Viterbi) 복호기가 가지는 복잡성을 현저하게 줄이고, 저 전력에서 동작하도록 하며, 다른 부호화 방식과의 연접 형태가 매우 간단하게 이루어지도록 한 복호기 기술에 관한 것이다.

Description

길쌈 부호를 위한 낮은 복잡도를 가지는 오증 검색 에러 추정 복호기

본 발명은 길쌈 부호를 위한 낮은 복잡도를 가지는 오증 검색 에러 추정 복호기(Syndrome Check Error Estimation : 이하 SCEE라 칭한다)에 관한 것으로, 기존의 비터비(Viterbi) 복호기가 가지는 복잡성을 현저하게 줄이고, 저 전력에서 동작하도록 하며, 다른 부호화 방식과의 연접 형태가 매우 간단하게 이루어지도록 한 복호기 기술에 관한 것이다.

일반적으로 이동통신 채널에서는 전리층의 산란, 다중전파경로 수신에 의한 페이딩, 수신체의 이동속도로 인한 도플러 효과 등으로 인하여 채널 잡음이 심하여 많은 전송오류가 발생한다.

이런 이동통신과 같이 대역과 전력이 제한된 상황에서는 대역폭이 효율적이면서 오류 정정 성능이 우수한 부호가 요구되고 있다.

'Shannon'이 정의한 채널 용량 한계에 가장 근접하는 효율적인 부호화된 시스템을 구현하기 위해서는 긴 부호어 길이를 지닌 부호화가 필요하다.

그러나 부호어 길이가 증가할수록 복호화 지연과 복잡도가 지수적으로 증가하기 때문에 실질적인 구현을 고려해볼 때 많은 문제점을 가지고 있다.

이런 문제를 해결하기 위한 대안으로 연접 부호(Concatenated codes)에 대한 연구가 활발히 이루어지고 있다.

연접 부호는 유한한 부호어 길이의 부호를 연접 시키므로써 매우 긴 부호어 길이를 지닌 부호를 제공하고 이를 위한 복호화 알고리즘을 반복적으로 수행하므로써 효과적인 점이 있다.

우수한 정정능력으로 인해 현재 'WLL(Wireless Local Loop)을 중심으로 한 광대역 코드분할다중접속방식(Wideband CDMA)과, 미래 휴대용 육상 이동통신 시스템(FPLMPTS)의 채널 코딩의 초기 단계 규격으로, 외부 부호는 리이드-솔로몬(Reed-Solomon) 부호를, 내부부호는 대역효율이 우수한 비터비(Viterbi) 부호를 사용한 RS/Viterbi 연접 부호를 고려중에 있지만, 연접부호 역시 높은 부호율과 낮은 심볼 에러를 달성하기 위해서는 현실적으로 구현이 매우 복잡해지거나 복호화 지연이 지수적으로 증가하여 사용이 불가능해진다는 단점이 있다.

본 발명은 상기에 기술한 바와 같은 종래 문제점을 감안하여, 구속장(Constraint length)에 따라 복잡도가 지수적으로 증가하는 비터비 복호기를 대체할 수 있는 새로운 SCEE를 제안하는 것을 목적으로 하는 바, 이 SCEE는 기존의 비터비 복호기에서 사용하였던 'MLD(Maximun Likelihood Decision)' 방식을 제거하고, 블럭 부호에서의 주요 개념인 신드롬(Syndrome)을 생성할 수 있도록 한 것이다.

도 1은 본 발명에 의해 구현된 SCEE의 전체 블럭도.

도 2는 도 1의 연집 에러 검출부 상세 블럭도.

도 3은 도 1의 프리디코더 및 리-인코더의 기본 셀과 에러 추정 과정을 개략적으로 설명하는 블럭도.

도 4는 본 발명의 SCEE와, 기존의 비터비 복호기를 사용했을 때의 성능을 비교하는 그래프.

* 도면의 주요부분에 대한 부호의 설명

100 : 프리디코더부 101, 103 : 프리디코더

102 : 하이비트 수정 프리디코더

104 : 로우비트 수정 프리디코더

11, 21 : 셀 11 -1 : 먹스

11-2 : D-플립플롭 200 : 리-인코더부

201, 202 : 리-인코더 300 : 레지스터부

301 : 프리디코더 레지스터 302 : 리-인코더 레지스터

400 : 제어신호 발생부 401, 402 : 연산기

500 : 에러검출 및 수정부 501, 502 : 합산기

503 : 판별부 504, 601 : 먹스

600 : 딜레이

상기와 같은 목적을 달성하기 위해 본 발명에서 구현한 복호기의 구성은 부호화된 스트림을 입력받아 복호하는 프리디코더부와;

상기 프리디코더부에서 디코딩된 데이타를 송신단의 부호기와 동일한 다항식을 이용하여 다시 부호화 하는 리-인코더부와;

상기 프리디코더부내 각 디코더의 이전 상태를 저장하는 레지스터부와;

상기 프리디코더부와, 리-인코더 및 레지스터부에서 출력되는 신호를 입력받아 디코딩된 신호의 에러 상태를 검출하는 제어신호 발생부와;

상기 제어신호 발생부로 부터 출력된 제어신호에 의해 에러위치를 선택하고 이를 수정하는 에러검출 및 수정부를 포함하여 구성하는 것을 특징으로 한다.

상술한 목적 및 특징들, 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.

도 1은 본 발명에 의해 구현된 SCEE의 개략적인 블럭도로, 부호화된 스트림(R_H(D), R_L(D))을 입력받아 복호하는 프리디코더부(100)와;

상기 프리디코더부(100)에서 디코딩된 데이타(U(D))를 송신단의 부호기와 동일한 다항식을 이용하여 다시 부호화(V(D)) 하는 리-인코더부(200)와;

상기 프리디코더부(100)내 각 디코더의 이전 상태를 저장하는 레지스터부(300)와;

상기 프리디코더부(100)와, 리-인코더(200) 및 레지스터부(300)에서 출력되는 신호를 입력받아 디코딩된 신호의 에러 상태를 검출하는 제어신호 발생부(400)와;

상기 제어신호 발생부(400)로 부터 출력된 제어신호(C(D), C_H(D), C_L(D))에 의해 에러위치를 선택하고 이를 수정하는 에러검출 및 수정부(500)를 포함하여 구성된다.

상기 프리디코더부(100)는 스트림 전체(R_H(D), R_L(D))를 디코딩하는 제 1 프리디코더(101)와;

입력된 스트림 중에서 하이 비트(R_H(D))만을 수정하여 디코딩하는 하이비트수정 프리디코더(102)와;

스트림 전체(R_H(D), R_L(D))를 디코딩하는 제 2 프리디코더(103)와;

입력된 스트림 중에서 로우 비트(R_L(D))만을 수정하여 디코딩하는 로우비트수정 프리디코더(104)를 포함하여 구성된다.

상기 리-인코더부(200)는 상기 제 1 프리디코더(101)와, 하이비트수정 프리디코더(102)를 통해 각각 디코딩된 스트림을 입력받아 다시 인코딩하는 제 1 리-인코더(201)와;

상기 제 2 프리디코더(103)와, 로우비트수정 프리디코더(104)를 통해 각각 디코딩된 스트림을 입력받아 다시 인코딩하는 제 2 리-인코더(202)를 포함하여 구성된다.

상기 레지스터부(300)는 상기 제 1 프리디코더(101)와, 하이비트수정 프리디코더(102)의 이전 상태를 저장하는 프리디코더 레지스터(301)와;

상기 제 1 리-인코더(201)와, 제 2 리-인코더(202)의 이전 상태를 저장하는 리-인코더 레지스터(302)를 포함하여 구성된다.

상기 제어신호 발생부(400)는(도 3 참조) 하이비트 및 로우비트 입력 스트림과 상기 리-인코더부(200)에서 인코딩되어 출력된 하이비트(R_H) 및 로우비트(R_L) 데이타를 각각 익스클루시브 연산하는 각 제 1, 2 연산기(401, 402)와;

상기 각 연산기(401, 402)를 통해 출력된 값을 오아 연산하는 제 3 연산기(도면에는 도시하지 않음)를 포함하여 구성된다.

상기 에러검출 및 수정부(500)는 도 2에 도시된 바와 같이, 상기 제어신호 발생부(400)에서 출력된 하이비트의 에러 상태를 검출하기 위한 신호(C_H(D))를 입력받아 에러 발생 빈도를 계산하는 합산기(501)와;

상기 제어신호 발생부(400)에서 출력된 로우비트의 에러 상태를 검출하기 위한 신호(C_L(D))를 입력받아 에러 발생 빈도를 계산하는 합산기(502)와;

상기 각 합산기(501, 502)에서 출력된 값(Sum-H, Sum-L)이 모두 2보다 큰가의 값을 판단하여, 2 이상일 경우 연집 에러 발생으로 인지하고서 에러 확장을 방지하도록 하는 신호를 출력하는 판별부(503)와;

상기 각 합산기(501, 502)에서 출력된 신호의 대/소에 따라 값이 변하는 제어신호(C1)를 입력받아, 각 합산기(501, 502)에서 출력된 에러가 발생한 스트림 부분을 해당 수정 처리 모듈(도면에는 도시하지 않음)로 입력되도록 하는 먹스(504)를 포함하여 구성된다.

상기와 같이 구성된 본 발명의 SCEE의 동작을 도 3을 참조하여 설명한다.

도 3은 프리디코더부와 리-인코더부의 기본 셀을 설명하기 위한 도면이며, 아울러 상기와 같은 구성에서 입력된 스트림이 처리되는 과정을 설명하기 위한 개략적인 도면으로, 일조의 프리디코더에서 행해지는 과정을 설명한다.

하나의 프리디코더(101)는 각각 5개의 셀(11) 두쌍으로 이루어지며, 각 셀은 상기 프리디코더 레지스터(301)로 부터 입력되는 상태값(S1)과 송신단으로 부터 수신한 스트림(R_H)을 입력받아 제어신호 발생부(400)로 부터 입력되는 제어신호(C2)에 따라 선택적으로 출력하는 먹스(11-1)와;

상기 먹스(11-1)에서 출력되는 값을 저장하는 D-플립플롭(11-2)으로 이루어진다.

이와 같은 셀에 하이비트에 해당하는 스트림(R_H)과, 로우비트(R_L)에 해당하는 스트림이 각각 입력되면 이를 디코딩하여 두 출력을 익스클루시브-오아 연산(a)을 행하며, 이 연산된 데이타는 에러가 발생하지 않았다면 바로 송신단으로 부터 수신한 인코딩 데이타의 원 소스 데이타(U(D))가 된다.

상기 원 소스 데이타(U(D))는 딜레이(600)를 통해 최종 복호된 데이타로 출력되기 위해 대기 상태에 있게 됨과 동시에, 다시 리-인코더(201)로 입력되어 재 코딩된다.

이때 리-인코더(201)의 7개의 셀(21) 또한 상기 프리디코더(101)의 셀(11)과 동일 구성으로 이루어진다.

리-인코더(201)에서는 상기 입력된 원 소스 데이타(U(D))를 다시 하이비트 스트림과 로우비트 스트림으로 각각 부호화하여 익스클루시브-오아 연산기(401, 402)로 출력한다.

익스클루시브-오아 연산기(401, 402)로는 각각 송신단 측에서 전송한 부호화된 스트림(R_H, R_L)이 입력되고 있으며, 이 스트림과 상기 리-인코더(201)를 통한 스트림을 연산하여 출력하고, 이 값은 도면에 'J1, J2' 로 표기되어 있다.

이 두 신호를 다시 오아 연산하여 수신한 데이타에 에러가 발생하였는지를 검출하는데, 이는 상기 리-인코더(201)의 구조가 송신단에서 사용된 인코더와 동일한 다항식 구조를 사용하여 인코딩을 행하기 때문에, 만약 상기 오아 연산을 행하고 난 후 출력되는 값이 '0'값으로 출력되면 원 소스와 재 인코딩한 스트림이 동일하다는 의미이므로 에러가 발생하지 않았음을 알 수 있다.

그리고 한 곳에서라도 에러가 발생되었다면 오아 연산을 행하고 난 후 출력값이 '1'로 출력되어 수신중에 에러가 발생하였음을 예측할 수 있게 된다.

한편, 상기 먹스(11-1)의 출력은 에러가 발생하지 않은 상태에서 송신단에서 전송한 스트림(R_H(D), R_L(D))을 계속 D-플립플롭(11-2)으로 출력하고, 만약 에러가 발생되어 제어신호(C2)가 액티브되게 되면 에러가 발생된 비트가 입력되기 이전 상태를 저장하고 있던 프리디코더 레지스터(301)로 부터 피드-백된 데이타(S1)를 D-플립플롭(11-2)으로 출력하여 에러가 발생된 부분을 다시 체크하도록 한다.

그리고 상기 오아 연산된 신호는 제어신호 발생부(400)에서 연속되는 신호로 출력(C_H(D), C_L(D))되어 에러 검출 및 수정부(500)로 입력된다.

에러 검출 및 수정부(500)에서는 상기 각 입력된 제어신호에서 합산기(501, 502)를 통해 1의 갯수를 누적한다.

상기 누적된 값(Sum-H, Sum-L)은 판별부(503)로 입력되어 각 값이 모두 2보다 큰가를 비교해 모두 크면 연집 에러가 발생한 것으로 인지하여 연집에러로 인한 에러 확장이 발생되지 않도록 하기 위해, 이때의 복호된 데이타를 취함에 있어 잘못 정정된 데이타(/U(D))를 취하지 않고, 원 소스 데이타(U(D))를 취하도록 한다.

이와 같은 기능을 하도록 제어하는 신호는 상기 에러검출 및 수정부(500)에서 생성되는 제어신호(C3)로 에러 상태를 판별한 결과 에러가 연집형태로 나타나면 잘못 수정한 데이타(/U(D))를 최종 복호데이타로 취하지 않고, 수정하지 않고 상기 초기에서 디코딩된 원 소스데이타(U(D))를 그대로 이용하여 기존의 비터비 복호기에 비해 더 적은 에러 확장을 갖도록 한다.

일반적으로 비터비 복호기의 에러 확장은 길쌈 부호기의 에러 확장은 구속장에 의존하지만 본 발명 구조는 프리 디코더의 구속장에 의존한다.

상기와 동시에 누적된 값은 먹스(504)로도 입력되는데 여기서는 두 값 중 작은 값을 선택하도록 하는 제어신호(C1)의 입력에 따라 에러가 적게 발생된 부분의 스트림이 해당 정정 모듈로 출력되도록 한다.

도 4는 상기와 같은 동작에 따라 수행된 본 발명의 SCEE와, 기존의 비터비 복호기를 사용했을 때의 성능을 비교하는 그래프를 나타낸 것으로, '----'표시는 부호화하지 않고 전송한 데이타의 성능을 나타내고, '×'표시는 비터비 복호기를 나타내며, '+'는 본 발명의 SCEE를 나타낸다.

그래프에 나타난 바와 같이 본 발명의 복호기는 기존의 비터비 복호기와 거의 같은 성능을 보이며, 오히려 높은 'E_b/N_o' 에서는 더 높은 부호이득을 가지는 것을 볼 수 있다.

이와 같이 본 발명은 기존의 알고리즘에서 부호어 길이가 증가할 수록 복호화 지연과 복잡도가 지수적으로 증가하기 때문에 실질적인 구현이 어려운 문제점을 개선하고, 또한 기존의 비터비 복호기에서 사용하였던 'MLD' 방식인 격자도(Trellis)를 제거하고 블럭 부호에서의 주요 개념인 신드롬을 생성할 수 있도록 하므로써, 기존의 비터비 복호기가 가지는 복잡성을 현저하게 줄일 수 있다.

이상에서 상세히 설명한 바와 같이 본 발명은 복호기 구성에 있어서 기존의 비터비 복호기 보다 복잡성을 현저하게 줄였므로 저 전력에서 동작할 수 있는 장점을 제공하고, 다른 부호화 방식과의 연접 형태가 매우 간단하게 이루어지는 잇점이 있다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (6)

1. 부호화된 스트림을 입력받아 복호하는 프리디코더부와;

   상기 프리디코더부에서 디코딩된 데이타를 송신단의 부호기와 동일한 다항식을 이용하여 다시 부호화 하는 리-인코더부와;

   상기 프리디코더부내 각 디코더의 이전 상태를 저장하는 레지스터부와;

   상기 프리디코더부와, 리-인코더 및 레지스터부에서 출력되는 신호를 입력받아 디코딩된 신호의 에러 상태를 검출하는 제어신호 발생부와;

   상기 제어신호 발생부로 부터 출력된 제어신호에 의해 에러위치를 선택하고 이를 수정하는 에러검출 및 수정부를 포함하여 구성하는 것을 특징으로 하는 길쌈 부호를 위한 낮은 복잡도를 가지는 오증 검색 에러 추정 복호기.
2. 제 1항에 있어서,

   상기 프리디코더부는 송신단으로 부터 입력된 스트림 전체를 디코딩하는 제 1 프리디코더와;

   송신단으로 부터 입력된 스트림 중에서 하이 비트만을 수정하여 디코딩하는 하이비트수정 프리디코더와;

   송신단으로 부터 입력된 스트림 전체를 디코딩하는 제 2 프리디코더와;

   송신단으로 부터 입력된 스트림 중에서 로우 비트만을 수정하여 디코딩하는 로우비트수정 프리디코더를 포함하여 구성하는 것을 특징으로 하는 길쌈 부호를 위한 낮은 복잡도를 가지는 오증 검색 에러 추정 복호기.
3. 제 1항에 있어서,

   상기 리-인코더부는 상기 제 1 프리디코더와, 하이비트수정 프리디코더를 통해 각각 디코딩된 스트림을 입력받아 다시 인코딩하는 제 1 리-인코더와;

   상기 제 2 프리디코더와, 로우비트수정 프리디코더를 통해 각각 디코딩된 스트림을 입력받아 다시 인코딩하는 제 2 리-인코더를 포함하여 구성하는 것을 특징으로 하는 길쌈 부호를 위한 낮은 복잡도를 가지는 오증 검색 에러 추정 복호기.
4. 제 1항에 있어서,

   상기 레지스터부는 상기 제 1 프리디코더와, 하이비트수정 프리디코더의 이전 상태를 저장하는 프리디코더 레지스터와;

   상기 제 1 리-인코더와, 제 2 리-인코더의 이전 상태를 저장하는 리-인코더 레지스터를 포함하여 구성하는 것을 특징으로 하는 길쌈 부호를 위한 낮은 복잡도를 가지는 오증 검색 에러 추정 복호기.
5. 제 1항에 있어서,

   상기 제어신호 발생부는 송신단으로 부터 입력된 하이비트 및 로우비트 스트림과 상기 리-인코더부에서 인코딩되어 출력된 하이비트 및 로우비트 데이타를 각각 익스클루시브 연산하는 각 제 1, 2 연산기와;

   상기 각 연산기를 통해 출력된 값을 오아 연산하는 제 3 연산기를 포함하여 구성하는 것을 특징으로 하는 길쌈 부호를 위한 낮은 복잡도를 가지는 오증 검색 에러 추정 복호기.
6. 제 1항에 있어서,

   상기 에러검출 및 수정부는 상기 제어신호 발생부에서 출력된 하이비트의 에러율을 검출하기 위한 신호를 입력받아 에러율을 계산하는 제1 합산기와;

   상기 제어신호 발생부에서 출력된 로우비트의 에러율을 검출하기 위한 신호를 입력받아 에러율을 계산하는 제2 합산기와;

   상기 제1 합산기 및 제2 합산기에서 출력된 값이 모두 2보다 큰가의 값을 판단하여, 2 이상일 경우 연집 에러 발생으로 인지하고서 에러 확장을 방지하도록 하는 신호를 출력하는 판별부와;

   상기 제1 합산기 및 제2 합산기에서 출력된 신호의 대/소에 따라 값이 변하는 제어신호를 입력받아, 제1 합산기 및 제2 합산기에서 출력된 에러가 발생한 스트림 부분을 해당 수정 처리 모듈로 입력되도록 하는 먹스를 포함하여 구성하는 것을 특징으로 하는 길쌈 부호를 위한 낮은 복잡도를 가지는 오증 검색 에러 추정 복호기.

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