KR100259341B1 - Power-down control apparatus - Google Patents

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Abstract

PURPOSE: A power down control device is provided to clear power down mode automatically by implementing the device by analog detecting type. CONSTITUTION: The power down control device includes a DC blocker(20), a level detector(21), a power down controller(22), a power down bar signal generator(23), a clock generation controller(23), a clock generator(26) and a CPU core(27). The DC blocker(20) rejects DC component to receive noise voltage out of input power. The level detector(21) compares the noise voltage with a predetermined reference voltage to generate a signal. The power down controller(22) receives the signal from the level detector, outputs a power down control signal and a reset signal after a predetermined period of time. The power down bar signal generator(23) receives the power down control signal to generate a power down bar signal. The clock generation controller(23) performs NAND on the pulse generated from an oscillator and the power down bar signal to control the generation of a clock. The clock generator(26) receives the control signal from the clock generation controller, terminates generation of the clock and outputs high voltage during power down mode. The CPU core(27) operates in power down mode using the high voltage from the clock generator, is reset with the logic low reset bar signal when the power down mode is cleared after a predetermined period of time and operates in normal mode when the reset bar signal is input in logic high after a predetermined period of delay time.

Description

파워다운 제어장치Power Down Control

본 발명은 파워다운제어장치에 관한 것으로, 특히 전원이상시에 발생하는 파워다운모드를 소정시간이 지난후 자동적으로 해제하는 파워다운제어장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power down control apparatus, and more particularly, to a power down control apparatus for automatically releasing a power down mode that occurs when a power failure occurs after a predetermined time.

도1은 종래 파워다운제어장치의 회로도로서, 이에 도시된 바와같이 문턱전압을 넘는 전원의 이상이 발생하였을때 또는 외부에서 시스템 전원을 차단했을 때 파워다운바신호(/PD)를 발생하는 파워다운바신호발생기(11)와; 펄스신호를 발진하는 발진기(10)와; 상기 발진기(10)의 펄스신호와 상기 파워다운바신호(/PD)를 입력받아 낸드 연산하는 낸드게이트(NA1)로 구성된 클럭발생제어부(12)와; 상기 클럭발생제어부(12)로부터 클럭제어신호를 입력받아 클럭 발생을 중단하고 고전위를 출력하는 클럭발생기(13)와; 상기 클럭발생기(13)로부터 고전위를 입력받아 인터럽트신호의 발생을 중단하는 인터럽트부(14)와; 상기 클럭발생기(13)로부터 고전위신호를 입력받아 동작을 중단하는 씨피유코어(15)로 구성되며, 이와같이 구성된 종래 장치의 동작을 설명한다.FIG. 1 is a circuit diagram of a conventional power down control device. As shown therein, a power down bar signal (/ PD) is generated when an abnormality in power supply exceeding a threshold voltage occurs or when the system power is cut off from the outside. A bar signal generator 11; An oscillator 10 for oscillating a pulse signal; A clock generation controller (12) comprising a NAND gate (NA1) for receiving a NAND operation by receiving the pulse signal of the oscillator (10) and the power down bar signal (/ PD); A clock generator (13) for receiving a clock control signal from the clock generation controller (12) to stop clock generation and output a high potential; An interrupt unit 14 for receiving a high potential from the clock generator 13 and stopping generation of an interrupt signal; The CPU core 15 which receives the high potential signal from the clock generator 13 and stops the operation thereof will be described.

정상모드 및 파워다운모드에서 발진기(10)는 펄스신호를 발진하고, 이와같은 상태에서 파워다운바신호발생기(11)는 전원에 이상이 발생되거나 전원이 차단되었을 경우에 이를 감지하여 파워다운바신호(/PD)를 저전위로 출력하며, 클럭발생제어부(12)는 낸드게이트(NA1)의 일측입력단자에 상기 파워다운바신호발생기(11)로부터 출력된 저전위인 파워다운바신호(/PD)를 인가받고 타측입력단자에는 상기 발진기(10)로부터 출력된 펄스신호를 인가받아 낸드 연산하여, 상기 발진기(10)의 펄스신호에 관계없이 고전위를 출력하고, 이 고전위를 인가받은 클럭발생기(13)는 클럭발생을 중단하고 고전위를 출력하며, 이에따라 인터럽트부(14) 및 씨피유코어(15)는 동작이 중단된다.In the normal mode and the power down mode, the oscillator 10 oscillates a pulse signal, and in this state, the power down bar signal generator 11 detects when an abnormality occurs in the power supply or the power supply is cut off. (/ PD) is output at a low potential, and the clock generation control unit 12 outputs a low potential power down bar signal (/ PD) output from the power down bar signal generator 11 to one input terminal of the NAND gate NA1. A clock generator 13 that is applied to the other input terminal and receives a pulse signal output from the oscillator 10 to perform a NAND operation, outputs a high potential regardless of the pulse signal of the oscillator 10, and receives the high potential. ) Stops the clock generation and outputs a high potential, and thus the interrupter 14 and the CAPIU 15 are stopped.

상기와 같이 동작하는 종래 장치는 전원에 이상이 발생하여 파워다운 모드로 전환되었을 때 다시 정상모드로 돌아오기 위해서는 외부 리셋신호가 반드시 있어야 하는 문제점이 있었다.The conventional device operating as described above has a problem in that an external reset signal must be present to return to the normal mode when the power supply is abnormal and is switched to the power down mode.

따라서, 본 발명의 목적은 이러한 종래의 문제점을 해결하기 위하여 창안한 것으로 전원이상을 아나로그 디텍팅방식으로 구현하여 적당한 시간후에 자동적으로 파워다운모드를 해제하여 사용자에게 편리함을 주는 동시에 외부 전원이상에도 적절히 대처하는 파워다운 제어장치를 제공함에 있다.Accordingly, an object of the present invention is to solve such a conventional problem, and to implement the power failure in the analog detection method automatically releases the power-down mode after a suitable time to the user at the same time to the external power failure It is to provide a power-down control device that properly copes.

도1은 종래 파워다운 제어장치의 회로도.1 is a circuit diagram of a conventional power down control device.

도2는 본 발명 파워다운 제어장치의 회로도.Figure 2 is a circuit diagram of the power down control device of the present invention.

도3은 도2에 있어서의 각 부분의 타이밍도.Fig. 3 is a timing diagram of each part in Fig. 2;

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

20: 직류차단부 21: 레벨검출부20: DC breaker 21: Level detector

22: 파워다운제어부 23:파워다운바신호발생기22: power down control unit 23: power down bar signal generator

24: 클럭발생제어부 25:발진기24: clock generation control unit 25: oscillator

26: 클럭발생기 27: 씨피유코어26: clock generator 27: CPI core

30,31,32:지연부30,31,32: Delay

상기와 같은 목적은 입력신호로 전원의 노이즈전압만을 인가받기 위해 직류성분을 제거하는 직류차단부와; 상기 직류차단부로부터 입력된 노이즈전압을 미리 정해진 레퍼런스 전압과 비교하여 검출신호를 출력하는 레벨검출부와; 상기 레벨검출부로부터 검출신호를 입력받아 파워다운제어신호를 출력하고 일정시간후에 씨피유코어를 리셋시키는 리셋신호를 출력하는 파워다운제어부와; 상기 파워다운제어부로부터 파워다운제어신호를 입력받아 파워다운바신호를 출력하는 파워다운바신호발생기와; 상기 파워다운바신호와 발진기로부터 출력된 펄스를 낸드연산하여 클럭신호 발생을 제어하는 클럭발생제어부와; 파워다운모드일 때 상기 클럭발생제어부로부터 제어신호를 입력받아 클럭 발생을 중단하고 고전위를 출력하는 클럭발생기와; 상기 클럭발생기로부터 입력받은 고전위에 의해 파워다운모드로 동작되고 일정시간후에 파워다운모드가 해제됨과 아울러 상기 파워다운제어부로부터 리셋바신호를 입력받아 소정시간동안 리셋되는 씨피유코어로 구성함으로써 달성되는 것으로, 이와같은 본 발명을 도3의 타이밍도를 참조하여 설명한다.The above object is a DC blocking unit for removing a DC component to receive only the noise voltage of the power source as an input signal; A level detector for outputting a detection signal by comparing the noise voltage input from the DC blocking unit with a predetermined reference voltage; A power-down control unit which receives the detection signal from the level detection unit, outputs a power-down control signal, and outputs a reset signal for resetting the CPI core after a predetermined time; A power down bar signal generator for receiving a power down control signal from the power down control unit and outputting a power down bar signal; A clock generation control unit configured to NAND-operate the power down bar signal and the pulse output from the oscillator to control clock signal generation; A clock generator which receives a control signal from the clock generation controller in the power down mode and stops clock generation and outputs a high potential; It is achieved by configuring the CPI core which is operated in a power down mode by a high potential input from the clock generator, is released after a predetermined time, and resets for a predetermined time by receiving a reset bar signal from the power down controller. This invention will be described with reference to the timing diagram of FIG.

도2는 본 발명의 회로도로서, 이에 도시한 바와같이 입력신호로 전원전압(Ei1)을 인가받아 직류성분을 제거하는 직류차단부(20)와; 상기 직류차단부(20)로부터 입력된 노이즈전압(Ei2)을 미리 정해진 레퍼런스 전압(Eref)과 비교하여 검출신호를 출력하는 레벨검출부(21)와; 상기 레벨검출부(21)로부터 검출신호를 입력받아 파워다운제어신호를 출력하고 일정시간후에 씨피유코어(27)를 리셋시키는 리셋바신호(/RST)를 출력하는 파워다운제어부(22)와; 상기 파워다운제어부(22)로부터 파워다운제어신호를 입력받아 파워다운바신호(/PD)를 출력하는 파워다운바신호발생기(23)와; 상기 파워다운바신호발생기(23)로부터 출력된 파워다운바신호(/PD)와 발진기(25)로부터 출력된 펄스신호를 낸드조합하여 클럭 발생을 제어하는 클럭발생제어부(24)와; 파워다운모드일 때 상기 클럭발생제어부(24)로부터 제어신호를 입력받아 클럭 발생을 중단하고 고전위를 출력하는 클럭발생기(26)와; 상기 클럭발생기(26)로부터 입력받은 고전위에 의해 파워다운모드로 동작되고 일정시간후에 파워다운모드가 해제됨과 동시에 상기 파워다운제어부(22)로부터 리셋바신호(/RST)를 입력받아 소정시간동안 리셋되는 씨피유코어(27)로 구성하며, 상기 직류차단부(20)는 전원전압(Ei1)의 노이즈전압(Ei2)만을 통과시키고 직류성분을 차단하는 콘덴서(C21)로 구성하고, 상기 레벨검출부(21)는 일측에 기준전압(Eref)이 인가된 저항(R22)과 일측에 직류차단부(21)의 출력신호가 인가된 저항(R21)을 접속하여 그 접속점을 비반전단자(+)가 접지된 비교기(CP1)의 반전단자(-)에 인가하여 구성한다.2 is a circuit diagram of the present invention, and as shown therein, a DC blocking unit 20 for removing a DC component by receiving a power supply voltage Ai1 as an input signal; A level detection unit 21 for outputting a detection signal by comparing the noise voltage Ei2 input from the DC blocking unit 20 with a predetermined reference voltage Eref; A power down controller 22 which receives the detection signal from the level detector 21, outputs a power down control signal, and outputs a reset bar signal / RST for resetting the CPI core 27 after a predetermined time; A power down bar signal generator 23 for receiving a power down control signal from the power down control unit 22 and outputting a power down bar signal / PD; A clock generation controller (24) for controlling clock generation by NAND combining a power down bar signal (/ PD) output from the power down bar signal generator (23) and a pulse signal output from the oscillator (25); A clock generator 26 which receives a control signal from the clock generation controller 24 to stop a clock generation and outputs a high potential in a power down mode; It operates in the power down mode by the high potential input from the clock generator 26, and after a certain time, the power down mode is canceled and the reset bar signal / RST is input from the power down controller 22 and reset for a predetermined time. The DC cut-off unit 20 is configured as a capacitor C21 that passes only the noise voltage Ei2 of the power voltage Ei1 and blocks the DC component, and the level detection unit 21. ) Connects the resistor R22 to which the reference voltage Eref is applied to one side and the resistor R21 to which the output signal of the DC interrupting unit 21 is applied to one side thereof, and connects the connection point to the non-inverting terminal (+). It is configured by applying to the inverting terminal (-) of the comparator CP1.

그리고, 상기 파워다운제어부(22)는 인버터(IN21),(IN22)로 이루어져 상기 비교기(CP1)의 출력신호를 소정시간 지연하는 제1 지연부(30)와; 상기 비교기(CP1)의 출력신호를 반전하는 인버터(IN23)와; 저항(R23)과 콘덴서(C22)로 이루어져 상기 인버터(IN23)의 출력신호를 소정시간 지연하는 제2 지연부(31)와; 상기 제2 지연부(31)의 출력신호를 반전하는 인버터(IN24)와; 상기 제1 지연부(30)의 출력신호와 상기 인버터(IN24)의 출력신호를 입력받아 이를 앤드조합하여 출력하는 앤드게이트와(AN1); 상기 앤드게이트(AN1)의 출력신호를 클럭단자(CLK)에 입력받고 입력단자(T)에는 전원전압(VCC)을 연결하여 상기 클럭단자(CLK)에 입력되는 신호가 고전위에서 저전위로 천이될 때 입력단자(T)에 입력된 전원전압(VCC)을 반전하여 출력하는 티플립플롭(T-FF)과; 상기 인버터(IN24)의 출력신호와 궤환신호를 낸드조합하여 출력하는 낸드게이트(NA2)와; 저항(R24),(R25)과 콘덴서(C23)로 이루어져 상기 낸드게이트(NA2)의 출력신호를 소정시간 지연시키는 지연부(32)와; 일측단자는 전원전압(VCC)에 연결되고 타측단자로는 상기 지연부(32)의 출력신호를 입력받아 이를 낸드조합하여 씨피유코어(27) 및 낸드게이트(NA2)의 타측입력단자에 인가하는 낸드게이트(NA3)로 구성하며, 상기 클럭제어발생부(24)는 일측입력단자에 파워다운바신호(/PD)를 인가받고 타측입력단자에 발진기(25)로부터 펄스신호를 인가받아 낸드 조합하는 낸드게이트(NA4)로 구성하며, 이와같이 구성된 본 발명의 동작을 도 3의 타이밍도를 참조하여 설명한다.The power down controller 22 may include an inverter IN21 and an IN22 configured to delay the output signal of the comparator CP1 by a predetermined time; An inverter IN23 for inverting the output signal of the comparator CP1; A second delay unit 31 comprising a resistor R23 and a condenser C22 to delay the output signal of the inverter IN23 by a predetermined time; An inverter IN24 for inverting the output signal of the second delay unit 31; An AND gate (AN1) which receives the output signal of the first delay unit 30 and the output signal of the inverter IN24 and performs an AND combination on the output signal; When the output signal of the AND gate AN1 is input to the clock terminal CLK, and a power supply voltage VCC is connected to the input terminal T, the signal input to the clock terminal CLK transitions from a high potential to a low potential. A flip-flop (T-FF) for inverting and outputting the power supply voltage VCC inputted to the input terminal T; A NAND gate NA2 for NAND combining the output signal and the feedback signal of the inverter IN24; A delay unit 32 comprising resistors R24 and R25 and a capacitor C23 to delay the output signal of the NAND gate NA2 by a predetermined time; One terminal is connected to the power supply voltage (VCC), and the other terminal receives the output signal of the delay unit 32 and NAND combines the NAND to be applied to the other input terminal of the CPI core 27 and the NAND gate NA2. The clock control generator 24 receives the power down bar signal (/ PD) from one input terminal and receives a pulse signal from the oscillator 25 to the other input terminal. The operation of the present invention, which is constituted by the gate NA4 and thus configured, will be described with reference to the timing diagram of FIG.

먼저, 외부 전원전압(Ei1)은 직류차단부(20)를 통해 직류가 차단되어 도3의 (a)와 같은 신호로 출력되고, 이 신호는 레벨검출부(21)의 비교기(CP1)에서 미리 설정된 기준전압(Eref)과 비교되어 그 기준전압(Eref)과 같거나 이상이면 상기 비교기(CP1)가 포화되므로 저전위로 천이되어 도3의 (b)와 같은 신호로 출력되며, 상기 레벨검출부(21)로부터 출력된 신호를 인버터(IN21),(IN22)를 통해 파워다운제어부(22)의 앤드게이트(AN21) 일측입력단자에 인가받고 그 앤드게이트(AN1)의 타측입력단자에는 상기 레벨검출부(21)로부터 출력된 신호가 인버터(IN23)를 통하여 반전되고 그 신호가 저항(R23) 및 콘덴서(C22)의 시정수에 의해 지연되어 다시 인버터(IN24)를 통하여 반전된 도3의 (c)와 같은 신호를 인가받아 앤드 연산하여 도3의 (d)와 같이 두 시점(t1),(t2)에서 저전위로 천이되는 신호를 출력하고, 티플립플롭(T-FF)은 클럭단자(CLK)가 고전위에서 저전위로 천이될 때 토글(TOGGLE)되므로 이 티플립플롭(T-FF)은 상기 앤드게이트(AN1)로부터 두 시점(t1),(t2)에 저전위로 천이되는 출력신호를 클럭단자(CLK)에 인가받아 도3의 (e) 와 같이 두 시점(t1),(t2) 사이에서 저전위인 신호를 출력한다.First, the external power supply voltage Ai1 is cut off by the DC through the DC blocking unit 20 and output as a signal as shown in FIG. 3A, and this signal is set in advance in the comparator CP1 of the level detector 21. When the comparator CP1 is equal to or greater than the reference voltage Eref and equal to or more than the reference voltage Eref, the comparator CP1 is saturated, so that the comparator transitions to a low potential and is output as a signal as shown in FIG. The signal output from the input terminal is applied to one input terminal of the AND gate AN21 of the power down control unit 22 through the inverters IN21 and IN22, and the level detector 21 is connected to the other input terminal of the AND gate AN1. The signal output from the signal is reversed through the inverter IN23, and the signal is delayed by the time constants of the resistor R23 and the capacitor C22 and again inverted through the inverter IN24. Then, an AND operation is performed to transition to a low potential at two time points t1 and t2 as shown in FIG. The tip flip-flop (T-FF) is toggled when the clock terminal (CLK) transitions from the high potential to the low potential, so the tip flip-flop (T-FF) is placed from the AND gate (AN1). The output signal transitioned to the low potential at the time points t1 and t2 is applied to the clock terminal CLK to output a low potential signal between the two time points t1 and t2 as shown in FIG.

이에따라, 상기 티플립플롭(T-FF)에서 출력된 신호의 저전위구간에 파워다운바신호발생기(23)는 세트되어 파워다운바신호(/PD)를 출력하고, 이 파워다운바신호(/PD)를 클럭발생제어부(24)는 낸드게이트(NA4)의 일측입력단자에 입력받고 타측입력단자에 발진기(25)로부터 출력된 발진신호를 입력받아 낸드 조합하여 도3의 (f)와 같은 신호를 출력하며, 여기서 상기 도3의 (f)와 같이 두 시점(t1),(t2) 사이에서 고전위일때, 클럭발생기(26)는 리셋되어 클럭 발생을 중단하고 고전위를 출력하며, 이에따라 클럭발생기(26)의 고전위를 입력받은 씨피유코어(27)는 동작을 중단하게 된다.Accordingly, the power down bar signal generator 23 is set in the low potential section of the signal output from the flip-flop T-FF to output the power down bar signal / PD, and the power down bar signal (/) The clock generation control unit 24 inputs the PD to the one input terminal of the NAND gate NA4, receives the oscillation signal output from the oscillator 25 to the other input terminal, and combines the NAND signal as shown in FIG. In this case, as shown in (f) of FIG. 3, the clock generator 26 is reset to stop the generation of the clock and output the high potential according to the high potential between the two time points t1 and t2. The CPI core 27 receiving the high potential of the generator 26 stops the operation.

여기서, 도3의 (d)에서 보는 바와같이 상기 저항(R23) 및 콘덴서(C22)의 시정수로 인해 지연된 시점(t2)에 상기 티플립플롭(T-FF)은 한 번 더 토글(TOGGLE)되고, 이에따라 파워다운제어신호는 고전위로 천이되어 출력되며, 이 고전위인 파워다운제어신호는 파워다운바신호발생기(23)를 리셋시켜 파워다운바신호(/PD)를 고전위로 출력한다.Here, as shown in (d) of FIG. 3, the tip flip-flop T-FF is toggled once more at the time t2 delayed by the time constants of the resistor R23 and the capacitor C22. Accordingly, the power down control signal transitions to a high potential and is output, and the high power down control signal resets the power down bar signal generator 23 to output the power down bar signal / PD at high potential.

이에따라, 클럭펄스발생제어기(24)는 낸드게이트(NA4)의 일측입력단자에 상기 고전위인 파워다운바신호(/PD)를 입력받고 타측입력단자에 발진기(25)로부터 출력된 펄스신호를 입력받아 낸드조합하여 펄스신호를 출력하고, 이 펄스신호를 입력받은 클럭발생기(26)는 세트되어 클럭을 발생하고, 상기 클럭발생기(26)의 클럭에 의해 씨피유코어(27)의 파워다운모드가 해제된다.Accordingly, the clock pulse generation controller 24 receives the high power power down bar signal / PD at one input terminal of the NAND gate NA4 and receives the pulse signal output from the oscillator 25 at the other input terminal. The NAND combination outputs a pulse signal, and the clock generator 26 which receives the pulse signal is set to generate a clock, and the clock-down of the clock generator 26 releases the power-down mode of the CPI. .

한편, 상기 도3의 (c)와 같이 초기상태에는 고전위가 낸드게이트(NA2)의 일측입력단자에 인가되고 타측입력단자에는 낸드게이트(NA3)가 초기상태에 출력하는 고전위를 인가받아 낸드 연산하여 저전위를 출력하고, 이 저전위를 일측입력단자에 인가받은 상기 낸드게이트(NA3)는 고전위를 출력하여 리셋바신호(/RST)는 디스에이블상태가 된다.Meanwhile, as shown in (c) of FIG. 3, in the initial state, a high potential is applied to one input terminal of the NAND gate NA2, and the other input terminal receives a high potential applied by the NAND gate NA3 to the initial state. The NAND gate NA3, which has received the low potential at one side of the input terminal, outputs a high potential so that the reset bar signal / RST is disabled.

이후, 상기 인버터(IN4)에서 출력된 신호가 도3의 (c)와 같이 저전위로 천이되는 시점(t2)에 상기 낸드게이트(NA2)는 일측입력단자에 그 저전위를 인가받고 타측입력단자에는 상기 낸드게이트(NA3)로부터 피이드백된 고전위를 인가받아 낸드 조합하여 이 낸드게이트(NA2)는 고전위를 출력하며, 이에따라 일측입력단자에 전원전압(VCC)을 인가받은 상기 낸드게이트(NA3)는 타측입력단자에 상기 낸드게이트(NA2)로부터 출력된 고전위를 인가받아 낸드 연산하여 리셋바신호(/RST)를 저전위로 출력하여 상기 씨피유코어(27)가 파워다운모드가 해제됨과 동시에 그 씨피유코어(27)를 리셋시킨다,Thereafter, when the signal output from the inverter IN4 transitions to the low potential as shown in FIG. 3C, the NAND gate NA2 is applied with the low potential to one input terminal and is connected to the other input terminal. The NAND gate NA2 outputs a high potential by applying a fed back high potential from the NAND gate NA3, and accordingly, the NAND gate NA3 receiving a power supply voltage VCC to one input terminal. Is applied to the other input terminal by applying the high potential output from the NAND gate (NA2) to NAND and outputting a reset bar signal (/ RST) at a low potential so that the CPI core (27) releases the power-down mode and simultaneously Reset core 27,

이후, 상기 저전위인 리셋바신호(/RST)는 콘덴서(C23) 및 저항(R25)의 시정수에 의한 지연시간(t2~t3)동안 그 상태를 계속 유지하다가 상기 콘덴서(C23)의 충전이 끝나면 상기 낸드게이트(NA3)의 일측입력단자에는 저전위가 입력되므로 이 낸드게이트(NA3)의 출력(/RST)은 도3의 (g)와 같이 다시 고전위로 출력되어 상기 씨피유코어(27)를 정상동작시킨다.Subsequently, the low potential reset bar signal / RST is maintained for the delay time t2 to t3 due to the time constant of the capacitor C23 and the resistor R25, and then the charging of the capacitor C23 is completed. Since the low potential is input to one input terminal of the NAND gate NA3, the output (/ RST) of the NAND gate NA3 is output again at high potential as shown in (g) of FIG. 3 to normalize the CPI core 27. Operate.

결과적으로, 파워다운모드에 있던 씨피유코어(27)는 저항(R23) 및 콘덴서(C22)의 시정수에 의해 지연된 시간에 파워다운바신호발생기(23)의 동작이 중단되어 파워다운모드가 해제됨과 동시에 이 씨피유코어(27)는 파워다운제어부(22)로부터 리셋바신호(/RST)를 입력받아 리셋되고 소정의 지연시간후에 다시 정상동작을 하게 된다.As a result, the CPI core 27 in the power down mode stops the operation of the power down bar signal generator 23 at a time delayed by the time constants of the resistor R23 and the capacitor C22, thereby releasing the power down mode. At the same time, the CPI core 27 receives the reset bar signal / RST from the power down control unit 22 and is reset, and resumes normal operation after a predetermined delay time.

이상에서 상세히 설명한 바와같이 본 발명은 전원이상을 아나로그 검출방식으로 검출하여 파워다운모드로 동작되고 적당한 시간후에 자동적으로 파워다운모드가 해제되게 함으로써 강제로 외부에서 리셋신호를 주어야 하는 불편을 제거하여 사용자에게 편리함을 주는 것과 아울러 외부전원이상에도 적절히 대처할 수 있는 효과가 있다.As described in detail above, the present invention eliminates the inconvenience of forcibly providing a reset signal from the outside by detecting a power failure by an analog detection method, operating in a power down mode, and automatically releasing the power down mode after a suitable time. In addition to the convenience to the user, there is an effect that can be properly coped with the external power supply.

Claims (4)

입력신호로 전원의 노이즈전압만을 입력받기 위해 직류성분을 제거하는 직류차단부와; 상기 직류차단부로부터 입력된 노이즈전압을 미리 정해진 레퍼런스 전압과 비교하여 신호를 출력하는 레벨검출부와; 상기 레벨검출부로부터 신호를 입력받아 파워다운제어신호를 출력하고 일정시간후에 리셋신호를 출력하는 파워다운제어부와; 상기 파워다운제어부로부터 파워다운제어신호를 입력받아 파워다운바신호를 출력하는 파워다운바신호발생기와; 상기 파워다운바신호와 발진기로부터 출력된 펄스를 낸드연산하여 클럭신호 발생을 제어하는 클럭발생제어부와; 파워다운모드일 때 상기 클럭발생제어부로부터 제어신호를 입력받아 클럭 발생을 중단하고 고전위를 출력하는 클럭발생기와; 상기 클럭발생기로부터 입력받은 고전위에 의해 파워다운모드로 동작되고 일정시간이 지난후에 파워다운모드가 해제됨과 동시에 파워다운제어부로부터 저전위인 리셋바신호를 입력받아 리셋되어 이 리셋바신호가 소정의 지연시간후에 고전위로 입력되면 정상동작을 하는 씨피유코어로 구성한 것을 특징으로 하는 파워다운 제어장치.A DC blocking unit for removing a DC component to receive only a noise voltage of a power supply as an input signal; A level detector for outputting a signal by comparing the noise voltage input from the DC blocking unit with a predetermined reference voltage; A power down controller which receives a signal from the level detector and outputs a power down control signal and outputs a reset signal after a predetermined time; A power down bar signal generator for receiving a power down control signal from the power down control unit and outputting a power down bar signal; A clock generation control unit configured to NAND-operate the power down bar signal and the pulse output from the oscillator to control clock signal generation; A clock generator which receives a control signal from the clock generation controller in the power down mode and stops clock generation and outputs a high potential; The high voltage input from the clock generator operates in the power down mode. After a predetermined time, the power down mode is canceled and the reset bar signal is reset by receiving a low potential reset bar signal from the power down controller. Power down control device, characterized in that consisting of the CAPIU core that operates normally when the high potential input. 제1항에 있어서, 직류차단부는 전원전압의 노이즈성분만을 통과시키고 직류성분을 차단하는 제1 콘덴서로 구성한 것을 특징으로 하는 파워다운 제어장치.The power down control device according to claim 1, wherein the DC blocking unit comprises a first capacitor which passes only a noise component of the power supply voltage and blocks the DC component. 제1항에 있어서, 레벨검출부는 일측에 기준전압이 인가된 제1 저항과 일측에 직류차단부의 출력신호가 인가된 제2 저항을 접속하여, 그 접속점을 비반전단자가 접지된 비교기의 반전단자에 인가하여 구성한 것을 특징으로 하는 파워다운 제어장치.The inverting terminal of the comparator of claim 1, wherein the level detecting unit connects a first resistor to which a reference voltage is applied to one side and a second resistor to which an output signal of the DC blocking unit is applied to one side thereof, and connects the connection point thereof to a non-inverting terminal. Power down control device, characterized in that configured to apply. 제1항에 있어서, 파워다운제어부는 제1,제2 인버터로 이루어져 상기 비교기의 출력신호를 소정시간 지연하는 제1 지연부와; 상기 비교기의 출력신호를 반전하는 제3 인버터와; 제3 저항과 제2 콘덴서로 이루어져 상기 제3 인버터의 출력신호를 소정시간 지연하는 제2 지연부와; 상기 제2 지연부의 출력신호를 반전하는 제4 인버터와; 상기 제1 지연부의 출력신호와 상기 제4 인버터의 출력신호를 입력받아 이를 앤드조합하여 출력하는 앤드게이트와; 상기 앤드게이트의 출력신호를 클럭단자에 입력받고 입력단자에는 전원전압을 연결하여 상기 클럭단자에 입력되는 신호가 고전위에서 저전위로 천이될 때 입력단자에 입력된 전원전압을 반전하여 출력하는 티플립플롭과; 상기 제4 인버터의 출력신호와 궤환신호를 낸드조합하여 출력하는 제1 낸드게이트와; 제4 ,제5 저항과 제3 콘덴서로 이루어져 상기 제1 낸드게이트의 출력신호를 소정시간 지연시키는 제3 지연부와; 일측단자는 전원전압에 연결되고 타측단자로는 상기 제3 지연부의 출력신호를 입력받아 이를 낸드조합하여 씨피유코어 및 상기 제1 낸드게이트의 타측입력단자에 인가하는 제2 낸드게이트로 구성한 것을 특징으로 하는 파워다운 제어장치.The apparatus of claim 1, wherein the power down controller comprises: a first delay unit configured to include first and second inverters to delay an output signal of the comparator for a predetermined time; A third inverter for inverting the output signal of the comparator; A second delay unit comprising a third resistor and a second capacitor to delay the output signal of the third inverter by a predetermined time; A fourth inverter for inverting the output signal of the second delay unit; An AND gate which receives an output signal of the first delay unit and an output signal of the fourth inverter, and outputs an AND combination thereof; A tip-flop that inverts the power supply voltage inputted to the input terminal when the output signal of the AND gate is inputted to the clock terminal and a power supply voltage is connected to the input terminal, and the signal inputted to the clock terminal transitions from a high potential to a low potential. and; A first NAND gate for NAND combining the output signal and the feedback signal of the fourth inverter; A third delay unit comprising a fourth and fifth resistors and a third capacitor to delay the output signal of the first NAND gate by a predetermined time; One terminal is connected to a power supply voltage, and the other terminal receives an output signal of the third delay unit, and NAND combines it with a second NAND gate applied to the CPI core and the other input terminal of the first NAND gate. Power down controller.
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