KR100259337B1 - Simulated floating inductor - Google Patents

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KR100259337B1 KR1019970018533A KR19970018533A KR100259337B1 KR 100259337 B1 KR100259337 B1 KR 100259337B1 KR 1019970018533 A KR1019970018533 A KR 1019970018533A KR 19970018533 A KR19970018533 A KR 19970018533A KR 100259337 B1 KR100259337 B1 KR 100259337B1
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Abstract

PURPOSE: A simulated floating inductor is provided to vary the inductance linearly, and to operate the floating inductor within a wide range of input voltage value. CONSTITUTION: The simulated floating inductor includes a single input operational conductance amplifier(OTA, 1), a capacitor(C1) and a differential output operational conductance amplifier(2). The single input operational conductance amplifier receives an input or feedbacked voltage through a positive and negative terminals thereof and outputs current through the single output terminal. The capacitor(C1) is coupled between the single input operational conductance amplifier and the ground voltage. The differential output operational conductance amplifier(2) includes a negative terminal which is grounded and a positive input terminal receiving the voltage from the capacitor, and outputs currents which are same to each other but opposite in senses through the positive and negative output terminals.

Description

시뮬레이티드 플로팅 인덕터Simulated Floating Inductor

본 발명은 시뮬레이티드 플로팅 인덕터에 관한 것으로, 특히 그 인덕턴스값을 온도에 따라 선형적으로 변화하는 저항값과 캐패시턴스에 비례하도록 하고, 입력전압의 값을 증가시킴으로써, 회로의 설계를 용이하게 하는데 적당하도록 한 시뮬레이티드 플로팅 인덕터에 관한 것이다.FIELD OF THE INVENTION The present invention relates to a simulated floating inductor, particularly suitable for facilitating the design of a circuit by making its inductance proportional to a resistance value and a capacitance that changes linearly with temperature and increasing the value of the input voltage. To a simulated floating inductor.

일반적으로, 종래의 시뮬레이티드 플로팅 인덕터(SIMULATED FLOATING INDUCTOR)는 입력전압을 전류로 변환하고, 이를 차동증폭기를 포함하는 반전 및 비반전증폭부를 사용하여 출력하였으며, 그 구성은 단일출력 오티에이(OPERATIONAL CONDUCTANCE AMPLIFIER, 이하 OTA)를 포함하여 구성된다. 상기 OTA는 전압을 입력받아 전류를 출력하며, 입출력 전달함수를 콘덕턴스(gm)로 표시하는 일종의 제어전류원을 실현하는 회로블록으로써, 이 gm은 전압 또는 전류에 의해 가변인 경우가 많으며, 이와 같은 종래의 시뮬레이티드 플로팅 인덕터를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.In general, a conventional simulated floating inductor (SIMULATED FLOATING INDUCTOR) converts the input voltage into a current, and outputs it using an inverting and non-inverting amplifier including a differential amplifier, the configuration is a single output OTI (OPERATIONAL) CONDUCTANCE AMPLIFIER, hereinafter OTA). The OTA is a circuit block that realizes a kind of control current source that receives a voltage and outputs a current, and expresses an input / output transfer function as a conductance (gm), and this gm is often variable by voltage or current. A conventional simulated floating inductor will be described in detail with reference to the accompanying drawings.

도1은 종래 시뮬레이티드 플로팅 인덕터의 블록도로서, 이에 도시한 바와 같이 입력전압을 전류로 변환하여 출력하는 변환부(10)와; 입력신호를 비반전증폭하는 비반전증폭부(20)와; 입력신호를 반전증폭하는 반전증폭부(30)의 루프로 구성되며, 도2는 도1의 회로도로서, 이에 도시한 바와 같이 입력전압(VIN)을 전류로 변환하여 출력하는 OTA(11)와; 상기 OTA(11)의 출력단과 접지사이에 접속된 캐패시터(C1)와; 그 부입력단(-)이 접지되고, 그 정입력단(+)에 캐패시터(C1)로 부터 인가되는 전압을 비반전증폭하여 상기 OTA(11)의 부입력단(-)로 궤환출력하는 OTA(21)와; 그 정입력단(+)이 접지되고, 그 부입력단(-)에 캐패시터(C1)로 부터 인가되는 전압을 반전증폭하여 출력하며, 그 출력을 상기 OTA(11)의 정입력단(+)으로 궤환출력하는 OTA(31)로 구성된다.1 is a block diagram of a conventional simulated floating inductor, and as shown therein, a converter 10 for converting an input voltage into a current and outputting it; A non-inverting amplifier 20 for non-inverting amplifying the input signal; An inverted amplifier 30 which inverts and amplifies an input signal, and FIG. 2 is a circuit diagram of FIG. 1, and as shown therein, an OTA 11 for converting an input voltage VIN into a current and outputting it; A capacitor C1 connected between the output terminal of the OTA 11 and ground; The negative input terminal (-) is grounded, and the OTA 21 for non-inverting amplification of the voltage applied from the capacitor C1 to the positive input terminal + is fed back to the negative input terminal (-) of the OTA 11. Wow; The positive input terminal (+) is grounded, the voltage applied from the capacitor (C1) is inverted and output to the negative input terminal (-), and the output is fed back to the positive input terminal (+) of the OTA (11). It is composed of an OTA (31).

이하, 상기와 같이 구성된 종래의 시뮬레이티드 플로팅 인덕터의 동작을 설명한다.Hereinafter, the operation of the conventional simulated floating inductor configured as described above will be described.

먼저, 상기 OTA(11),(21),(31)이 모두 동일한 콘덕턴스(gm)를 갖는다고 가정한다.First, it is assumed that the OTAs 11, 21, and 31 all have the same conductance gm.

그 다음, 상기와 같은 구성의 시뮬레이티드 플로팅 인덕터의 Y파라메타를 구하면 아래의 식1로 나타낼수 있다.Then, the Y parameter of the simulated floating inductor having the above configuration can be obtained by Equation 1 below.

Y=

Figure kpo00001
=
Figure kpo00002
Figure kpo00003
-------------식1Y =
Figure kpo00001
=
Figure kpo00002
Figure kpo00003
------------- Equation 1

이때, Y11은 입력 어드미턴스로서, 상기 비반전증폭기 기능을 하는 OTA(21)의 출력단과 접지사이에 인가된 전압(V2)을 0이라 하고, 상기 반전증폭기 기능을 하는 OTA(31)의 출력단과 접지사이에 인가된 전압으로, OTA(31)의 출력단으로부터 OTA(11)의 정입력단(+)으로 입력되는 전류(I1)를 나눈 값이며, Y12는 궤환 어드미턴스로서, 상기 전류(I1)를 상기 전압(V2)으로 나눈 값이며, Y21은 변환 어드미턴스로서, OTA(11)의 부입력단(-)으로 입력되는 전류(I2)를 상기 전압(V1)으로 나눈 값이고, Y22는 출력 어드미턴스로서 상기 전류(I2)를 전압(V2)으로 나눈 값으로 표현된다.In this case, Y11 is an input admittance, and the voltage V2 applied between the output terminal of the OTA 21 serving as the non-inverting amplifier and the ground is 0, and the output terminal of the OTA 31 serving as the inverting amplifier and the ground is 0. The voltage applied therebetween is the value obtained by dividing the current I1 input from the output terminal of the OTA 31 to the positive input terminal + of the OTA 11, and Y12 is a feedback admittance, and the current I1 is divided into the voltage. (V2) divided by (V2), Y21 is the conversion admittance, the current (I2) input to the negative input terminal (-) of the OTA (11) divided by the voltage (V1), Y22 is the output admittance as the current ( It is expressed by dividing I2) by the voltage V2.

결국, 입력측 및 출력측에서 본 어드미턴스(Yeq)는 아래의 식2와 같이 나타낼수 있다.As a result, the admittance Yeq seen from the input side and the output side can be expressed as in Equation 2 below.

Yeq=

Figure kpo00004
=
Figure kpo00005
------------------- 식2Yeq =
Figure kpo00004
=
Figure kpo00005
Equation 2

상기 식2에서 보인 어드미턴스의 값에서 등가 인덕턴스(Leq)의 값은 S를 소거하고 역수를 취해 아래의 식3으로 나타낼수 있다.The equivalent inductance (Leq) value in the admittance value shown in Equation 2 can be expressed by Equation 3 below by eliminating S and taking the inverse.

Leq=

Figure kpo00006
----------------------- 식3Leq =
Figure kpo00006
----------------------- Expression 3

상기의 식3에서 알 수 있듯이 등가 인덕턴스(Leq)는 캐패시터(C1)의 캐패시턴스 값(C)을 상기 OTA(11),(21),(31)의 콘덕턴스(gm)의 제곱으로 나눈 값이다.As can be seen from Equation 3, the equivalent inductance Leq is a value obtained by dividing the capacitance value C of the capacitor C1 by the square of the conductance gm of the OTAs (11), (21), and (31). .

상기한 바와 같이 종래 시뮬레이티드 플로팅 인덕터는 그 출력인 등가 인덕턴스값이 비선형 값인 OTA의 콘덕턴스값으로 표현됨으로써, 그 출력값을 예측할 수 없는 문제점과 온도변화에 따라 그 콘덕턴스값이 변화하여 출력값이 안정적이지 못함과 아울러 OTA의 입력단을 차동증폭기로 구성하여 입력전압이 25mV이상인 경우에는 사용할 수 없는 문제점이 있었다.As described above, in the conventional simulated floating inductor, the equivalent inductance value of the output is expressed as the conductance value of OTA, which is a nonlinear value, and the output value is changed due to the problem that the output value cannot be predicted and the temperature change. In addition, there was a problem that the input terminal of the OTA is composed of a differential amplifier and is not stable when the input voltage is 25 mV or more.

이와 같은 문제점을 감안한 본 발명은 인덕턴스값을 온도변화에 따라 선형으로 변화하여 그 값을 예측할 수 있으며, 넓은 범위의 입력전압값에서 동작할 수 있는 시뮬레이티드 플로팅 인덕터의 제공에 그 목적이 있다.In view of the above problems, the present invention aims to provide a simulated floating inductor that can linearly change an inductance value according to a temperature change and predict the value, and can operate at a wide range of input voltage values.

도1은 일반적인 시뮬레이티드 플로팅 인덕터의 블록도.1 is a block diagram of a typical simulated floating inductor.

도2는 도1의 회로도.2 is a circuit diagram of FIG.

도3은 본 발명에 의한 시뮬레이티드 플로팅 인덕터의 회로도.3 is a circuit diagram of a simulated floating inductor according to the present invention.

도4는 도3에 있어서, 차동출력 오티에이의 회로도.4 is a circuit diagram of a differential output OT in FIG.

도5는 도3에 있어서, 단일출력 오티에이의 회로도.FIG. 5 is a circuit diagram of a single output OTI in FIG.

도6은 도3의 온도특성 파형을 도시한 그래프도.FIG. 6 is a graph showing the temperature characteristic waveform of FIG. 3; FIG.

도7은 도3의 선형특성 파형을 도시한 그래프도.7 is a graph showing the linear characteristic waveform of FIG.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

1:단일출력 OTA2:차동출력 OTA1: single output OTA2: differential output OTA

3~11:제 1전류미러부~제 9전류미러부3-11: 1st current mirror part-9th current mirror part

상기와 같은 목적은 그 내부에 씨모스 전류미러를 구비하며 두 입력값에 대해 단일출력값을 출력하는 단일출력 OTA와, 종래의 반전증폭 및 비반전증폭기능의 두 OTA를 그 내부에 씨모스 전류미러를 구비하며, 두 입력값에 대해 각기 값이 같으며 상호 부호가 반대인 출력을 하는 차동출력 OTA로 구성함으로써 달성되는 것으로, 이와 같은 본 발명에 의한 시뮬레이티드 플로팅 인덕터를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The above object has a single output OTA having a CMOS current mirror therein and outputting a single output value for two input values, and two OTAs of conventional inverted and non-inverted amplifier functions. It is achieved by configuring a differential output OTA having the same value for each of the two input values and the opposite sign of the two input values, with reference to the accompanying accompanying simulated floating inductor according to the present invention It will be described in detail as follows.

도3은 본 발명에 의한 시뮬레이티드 플로팅 인덕터의 블록도로서, 이에 도시한 바와 같이 입력 또는 궤환되는 전압(VIN)을 그 정입력단(+) 및 부입력단(-)에 입력받아 하나의 출력단에서 전류를 출력하는 단일출력 OTA(1)와; 상기 단일출력 OTA(1)의 출력단과 접지사이에 접속된 캐패시터(C1)와; 그 부입력단(-)이 접지되고, 그 정입력단(+)에 상기 캐패시터(C1)의 전압을 인가 받아 정출력단(I+) 및 부출력단(I-)을 통해 그 값이 같고 부호가 다른 전류를 출력하는 차동출력 OTA(2)로 구성되며, 차동출력 OTA(2)의 부출력단(I-)의 출력신호를 상기 OTA(1)의 정입력단(+)으로 입력하고, 차동출력 OTA(2)의 정출력단(I+)의 출력신호는 상기 OTA(1)의 부입력단(-)으로 입력되도록 구성한다. 또한 도4는 상기 도3에 있어서, 차동출력 OTA(2)의 회로도로서, 이에 도시한 바와 같이 정입력단(+)에 인가되는 신호에 따라 그 드레인에 인가되는 전원전압(VDD)에 의한 전류(ID2)를 흐르게 하는 엔모스 트랜지스터(NM1)와; 상기 엔모스 트랜지스터(NM1)의 소스와 접지전압(VSS)의 사이에 접속되어 상기 엔모스 트랜지스터(NM1)의 도통상태에 따라 부출력단(I-)으로 부터 접지전압(VSS)으로 전류(ID2)를 흐르게 하는 제 3전류미러부(5)와; 부입력단(-)에 인가되는 신호에 따라 그 드레인에 인가되는 전원전압(VDD)에 의한 전류를 흐르게 하는 엔모스 트랜지스터(NM3)와; 상기 엔모스 트랜지스터(NM3)의 소스와 접지전압(VSS)의 사이에 접속되어 상기 엔모스 트랜지스터(NM3)의 도통상태에 따라 정출력단(I+)으로부터 접지전압(VSS)으로 전류(ID1)를 흐르게 하는 제 4전류미러부(6)와; 상기 엔모스 트랜지스터(NM1)의 소스측에 그 게이트가 접속된 엔모스 트랜지스터(NM2)와; 상기 엔모스 트랜지스터(NM2)의 도통상태에 따라 전원전압(VDD)으로 부터 부출력단(I-)으로 전류(ID1)를 흐르게 하는 제 1전류미러부(3)와; 엔모스 트랜지스터(NM3)의 소스에 그 게이트가 접속된 엔모스 트랜지스터(NM4)와; 상기 엔모스 트랜지스터(NM4)의 도통상태에 따라 전원전압(VDD)으로 부터 정출력단(I+)으로 전류를 흐르게 하는 제 2전류미러부(4)와; 상기 엔모스 트랜지스터(NM2),(NM4) 각각의 소스를 연결하는 저항(RS)과; 상기 엔모스 트랜지스터(NM2),(NM4) 각각의 소스와 접지사이에 접속된 전류원(IX1),(IX2)로 구성되며, 상기 제 1 및 제 2전류미러부(3,4)는 다수의 피모스 트랜지스터를 포함하여 구성되고, 상기 제 3 및 제 4 전류미러부(5,6)는 다수의 엔모스 트랜지스터를 포함하여 구성한다. 또한, 도5는 도3에 있어서 OTA(1)의 회로도로서, 이에 도시한 바와 같이 정입력단(+) 또는 부입력단(-)에 인가되는 신호에 따라 그 드레인에 인가되는 전원전압(VDD)에 의한 전류를 도통 제어하는 엔모스 트랜지스터(NM5),(NM6)와; 상기 엔모스 트랜지스터(NM5)의 소스에 각각의 게이트가 접속되고 각각의 소스가 상호 접속된 엔모스 트랜지스터(NM7),(NM9)와; 상기 엔모스 트랜지스터(NM6)의 소스에 각각의 게이트가 접속되고 각각의 소스가 상호 접속된 엔모스 트랜지스터(NM8),(NM10)와; 상기 엔모스 트랜지스터(NM7),(NM9)의 소스와 접지전압(VSS)사이에 접속된 전류원(IDD1)과; 상기 엔모스 트랜지스터(NM8,NM10)의 소스와 접지전압(VSS)사이에 접속된 전류원(IDD2)과; 상기 엔모스 트랜지스터(NM7)의 도통상태에 따라 전원전압(VDD)으로 부터 전류원(IDD1)에 의한 전류를 흐르게 하는 제 8전류미러부(10)와; 상기 엔모스 트랜지스터(NM8)의 도통상태에 따라 전원전압(VDD)으로 부터 전류원(IDD2)에 의한 전류를 흐르게 하는 제 7전류미러부(9)와; 상기 제 8전류미러부(10)에 의해 흐르는 전류(ID1)에 의해 상기 엔모스 트랜지스터(NM6)의 소스에서 접지전압(VSS)으로 전류(ID1)를 흐르게 하는 제 6전류미러부(8)와; 상기 제 7전류미러부(9)에 의해 흐르는 전류(id2)에 의해 상기 엔모스 트랜지스터(NM5)의 소스로부터 접지전압(VSS)으로 전류(ID2)를 흐르게 하는 제 5전류미러부(7)와; 상기 엔모스 트랜지스터(NM9)의 도통상태에 따라 전류원(IDD1)에 의한 전류(ID1)를 출력단(I0)으로 흐르게 하는 제 9전류미러부(11)로 구성하여, 상기 엔모스 트랜지스터(NM10)의 도통상태에 따라 그 출력단(IO)에는 전류원(IDD1)에 의한 전류(ID1)와 전류원(IDD2)에 의한 전류(ID2)의 차가 출력되도록 하고, 제 5 및 제 6전류미러부(7,8)는 두 엔모스 트랜지스터를 포함하고, 제 7 내지 제 9전류미러부(9,10,11)는 두 피모스 트랜지스터를 포함하여 구성한다.FIG. 3 is a block diagram of a simulated floating inductor according to the present invention, and as shown therein, a voltage VIN input or feedback is input to its positive input terminal (+) and a negative input terminal (-), and is output from one output terminal. A single output OTA 1 for outputting a current; A capacitor C1 connected between the output terminal of the single output OTA 1 and ground; The negative input terminal (-) is grounded, and the voltage of the capacitor C1 is applied to the positive input terminal (+), and a current having the same value and a different sign is applied through the positive output terminal I + and the negative output terminal I-. Comprising a differential output OTA (2) to output, the output signal of the negative output terminal (I-) of the differential output OTA (2) is input to the positive input terminal (+) of the OTA (1), differential output OTA (2) The output signal of the positive output terminal (I +) is configured to be input to the negative input terminal (-) of the OTA (1). FIG. 4 is a circuit diagram of the differential output OTA 2 in FIG. 3, and according to the signal applied to the positive input terminal (+) as shown in FIG. An NMOS transistor NM1 for flowing ID2); The current ID2 is connected between the source of the NMOS transistor NM1 and the ground voltage VSS and is connected to the ground voltage VSS from the negative output terminal I- according to the conduction state of the NMOS transistor NM1. A third current mirror portion 5 for flowing a; An NMOS transistor NM3 for flowing a current due to the power supply voltage VDD applied to the drain thereof according to the signal applied to the negative input terminal (−); It is connected between the source of the NMOS transistor NM3 and the ground voltage VSS to flow the current ID1 from the constant output terminal I + to the ground voltage VSS according to the conduction state of the NMOS transistor NM3. A fourth current mirror unit 6 to be formed; An NMOS transistor NM2 whose gate is connected to the source side of the NMOS transistor NM1; A first current mirror unit 3 for flowing a current ID1 from a power supply voltage VDD to a negative output terminal I- according to the conduction state of the NMOS transistor NM2; An NMOS transistor NM4 whose gate is connected to the source of the NMOS transistor NM3; A second current mirror unit 4 for flowing a current from the power supply voltage VDD to the constant output terminal I + according to the conduction state of the NMOS transistor NM4; A resistor (RS) connecting the sources of each of the NMOS transistors (NM2) and (NM4); Each of the NMOS transistors NM2 and NM4 includes a current source IX1 and IX2 connected between a source and a ground, and the first and second current mirror parts 3 and 4 are connected to a plurality of blood cells. The MOS transistor is configured, and the third and fourth current mirror parts 5 and 6 include a plurality of NMOS transistors. FIG. 5 is a circuit diagram of the OTA 1 in FIG. 3, which is applied to the power supply voltage VDD applied to the drain according to the signal applied to the positive input terminal (+) or the negative input terminal (-) as shown in FIG. NMOS transistors NM5 and NM6 for electrically conducting control of currents; NMOS transistors NM7 and NM9, each gate of which is connected to a source of the NMOS transistor NM5, and each source of which is interconnected; NMOS transistors NM8 and NM10 each having a gate connected to the source of the NMOS transistor NM6 and each source connected to each other; A current source IDD1 connected between a source of the NMOS transistors NM7 and NM9 and a ground voltage VSS; A current source IDD2 connected between a source of the NMOS transistors NM8 and NM10 and a ground voltage VSS; An eighth current mirror unit 10 for flowing current from the power supply voltage VDD to the current source IDD1 according to the conduction state of the NMOS transistor NM7; A seventh current mirror unit 9 for flowing current from the power supply voltage VDD to the current source IDD2 according to the conduction state of the NMOS transistor NM8; A sixth current mirror unit 8 which causes the current ID1 to flow from the source of the NMOS transistor NM6 to the ground voltage VSS by the current ID1 flowing by the eighth current mirror unit 10; ; A fifth current mirror part 7 which causes the current ID2 to flow from the source of the NMOS transistor NM5 to the ground voltage VSS by the current id2 flowing by the seventh current mirror part 9; ; According to the conduction state of the NMOS transistor NM9, the current ID1 by the current source IDD1 is constituted by the ninth current mirror unit 11 which flows to the output terminal I0, so that the NMOS transistor NM10 According to the conduction state, a difference between the current ID1 by the current source IDD1 and the current ID2 by the current source IDD2 is output to the output terminal IO, and the fifth and sixth current mirror portions 7 and 8 are output. Includes two NMOS transistors, and the seventh through ninth current mirror parts 9, 10, and 11 include two PMOS transistors.

이하, 상기와 같이 구성된 본 발명에 의한 시뮬레이티드 플로팅 인덕터의 동작을 설명한다.Hereinafter, the operation of the simulated floating inductor according to the present invention configured as described above will be described.

먼저, 도3에서 Y파라메타를 이용하여 인덕턴스(Leq)값을 구하면 아래의 식4와 같이 표시할 수 있다.First, if the inductance (Leq) value is obtained by using the Y parameter in Figure 3 can be expressed as shown in Equation 4 below.

Leq=

Figure kpo00007
---------------식4Leq =
Figure kpo00007
--------------- Equation 4

상기의 식에서 gm의 값은 온도에 따라 비선형적으로 변화하는 값이므로, 이를 다른 값으로 변환해야 한다. 이와 같이 상기 gm의 값을 다른 값으로 치환하기 위해 상기 도4에 도시한 차동출력(OTA)의 정입력단(+)과 부입력단(-)을 잇는 루프의 루프방정식을 구하면 아래의 식5와 같다.In the above formula, the value of gm is a value that changes nonlinearly with temperature, so it must be converted to another value. Thus, in order to replace the value of gm with another value, the loop equation of the loop connecting the positive input terminal (+) and the negative input terminal (-) of the differential output (OTA) shown in FIG. 4 is obtained as shown in Equation 5 below. .

VIN=VGS1+VGS2+IRS-VGS4-VGS3 ------------------- 식5VIN = VGS1 + VGS2 + IRS-VGS4-VGS3 ------------------- Equation 5

상기 식5의 VGS1 내지 VGS4는 엔모스 트랜지스터(NM1~NM4)의 게이트와 소스간의 전압이며, I는 저항(RS)에 흐르는 전류이다. 상기의 식5에서 각각의 엔모스 트랜지스터(NM1~NM4)가 정합되어 있다고 가정하면 상기 각각의 엔모스 트랜지스터(NM1~NM4)의 게이트와 소스간 전압값은 모두 상쇄되어 결국 아래의 식6과 같이 나타낼수 있다.VGS1 to VGS4 in Equation 5 are voltages between the gate and the source of the NMOS transistors NM1 to NM4, and I is a current flowing through the resistor RS. Assuming that each of the NMOS transistors NM1 to NM4 is matched in Equation 5, the voltage values between the gate and the source of each of the NMOS transistors NM1 to NM4 are canceled, and as shown in Equation 6 below. Can be represented.

VIN=IRS ------------------- 식6VIN = IRS ------------------- Equation 6

즉, 입력전압(VIN)은 두 엔모스 트랜지스터(NM2),(NM4)의 소스를 접속하는 저항(RS)과 그 저항(RS)에 흐르는 전류(I)의 곱으로 표현된다.That is, the input voltage VIN is expressed as a product of a resistor RS connecting the sources of two NMOS transistors NM2 and NM4 and a current I flowing through the resistor RS.

또한, 상기 전류(I)는 아래의 식7과 같이 표현할 수 있다.In addition, the current (I) can be expressed as shown in Equation 7 below.

2I=ID1-ID2 --------------- 식72I = ID1-ID2 --------------- Equation 7

상기 식7을 상기 식8에 대입하면 아래의 식8을 얻는다.Substituting Equation 7 into Equation 8 yields Equation 8 below.

VIN=

Figure kpo00008
----------------식8VIN =
Figure kpo00008
---------------- Equation 8

상기 식8에서 (ID1-ID2)는 차동출력 OTA(2)의 부출력단(I-)을 통해 출력되는 값이며, 단일출력 OTA(1)의 출력단(IO)을 통해 출력되는 값이므로 이를 출력전류(IOUT)이라고 표시하면 아래의 식9와 같이 표현된다.In Equation 8, (ID1-ID2) is a value output through the sub-output terminal (I-) of the differential output OTA (2), and is output through the output terminal (IO) of the single output OTA (1). When expressed as (IOUT), it is expressed as Equation 9 below.

VIN=

Figure kpo00009
----------------식9VIN =
Figure kpo00009
---------------- Equation 9

또한, 상기 gm은 입력에 대한 출력의 값이므로 아래의 식10과 같이 표현된다.In addition, since gm is a value of an output for an input, it is expressed as in Equation 10 below.

gm=

Figure kpo00010
=
Figure kpo00011
---------------------- 식10gm =
Figure kpo00010
=
Figure kpo00011
Equation 10

상기 식10을 상기 식4에 대입하면 본 발명에 의한 시뮬레이티드 플로팅 인덕터의 최종출력식인 식11을 얻을 수 있다.Substituting Equation 10 into Equation 4 provides Equation 11, which is the final output equation of the simulated floating inductor according to the present invention.

Figure kpo00012
---------------------- 식11
Figure kpo00012
Equation 11

상기의 식11에 나타낸 바와 같이 본 발명에 의한 시뮬레이티드 플로팅 인덕터의 인덕턴스값은 저항값과 캐패시턴스 값으로 표시할 수 있으며, 입력전압의 범위는 저항(RS)과 그 저항에 흐르는 전류의 곱에 비례함으로 이를 조정하면 입력전압의 범위를 조정할 수 있다.As shown in Equation 11, the inductance value of the simulated floating inductor according to the present invention can be represented by a resistance value and a capacitance value, and the input voltage range is a product of the resistance (RS) and the current flowing through the resistance. By adjusting it proportionally, you can adjust the range of the input voltage.

이와 같은 특성은 도6에 도시한 본 발명의 온도특성 그래프도와 도7에 도시한 선형특성 그래프도에서와 같이 상기 저항(RS)이 온도변화에 따라 선형적인 변화를 갖게 되어 온도에 따른 등가 인덕턴스값을 용이하게 예측할 수 있게 된다.Such characteristics are equivalent to the inductance value according to temperature as the resistance RS has a linear change with temperature change, as shown in the temperature characteristic graph of FIG. 6 and the linear characteristic graph of FIG. 7. Can be easily predicted.

상기한 바와 같이 본 발명에 의한 시뮬레이티드 플로팅 인덕터는 그 인덕턴스값이 온도의 변화에 따라 선형적으로 변화하는 저항값과 캐패시턴스 값에 비례하게 되어 온도에 따른 인덕턴스값을 용이하게 알 수 있는 효과와 아울러 그 입력전압값을 넓은 범위에서 사용할 수 있게 되어 회로의 설계가 용이한 효과와 종래에 비교하여 소자의 수를 줄임으로써 집적도를 향상시키는 효과가 있다.As described above, in the simulated floating inductor according to the present invention, the inductance value is proportional to the resistance value and the capacitance value that change linearly with the change of temperature, so that the inductance value according to the temperature can be easily known. In addition, since the input voltage value can be used in a wide range, the design of the circuit is easy and the number of devices is reduced as compared with the conventional art, thereby increasing the degree of integration.

Claims (5)

입력 또는 궤환되는 전압을 그 정입력단 및 부입력단에 입력받아 하나의 출력단에서 전류를 출력하는 단일출력 오퍼레이셔널 콘덕턴스 증폭수단(OTA)과; 상기 단일출력 오퍼레이셔널 콘덕턴스 증폭수단의 출력단과 접지사이에 접속된 캐패시터와; 그 부입력단이 접지되고, 그 정입력단에 상기 캐패시터의 전압을 인가 받아 정출력단 및 부출력단을 통해 그 값이 같고 부호가 다른 전류를 출력하는 차동출력 오퍼레이셔널 콘덕턴스 증폭수단으로 구성하여 된 것을 특징으로 하는 시뮬레이티드 플로팅 인덕터.A single output operational conductance amplifying means (OTA) which receives an input or feedback voltage at its positive input terminal and a negative input terminal and outputs a current at one output terminal; A capacitor connected between the output terminal of the single output operational conduction amplifying means and ground; The negative input terminal is grounded, and the positive input terminal is configured with a differential output operational conductance amplifying means for receiving a voltage of the capacitor and outputting a current having the same value and a different sign through the positive output terminal and the negative output terminal. Simulated floating inductor. 제 1항에 있어서, 상기 차동출력 오퍼레이셔널 콘덕턴스 증폭수단은 정입력단에 인가되는 신호에 따라 그 드레인에 인가되는 전원전압(VDD)에 의한 전류(ID2)를 흐르게 하는 엔모스 트랜지스터(NM1)와; 상기 엔모스 트랜지스터(NM1)의 소스와 접지전압(VSS)의 사이에 접속되어 상기 엔모스 트랜지스터(NM1)의 도통상태에 따라 부출력단으로부터 접지전압(VSS)으로 전류(ID2)를 흐르게 하는 제 3전류미러부와; 부입력단에 인가되는 신호에 따라 그 드레인에 인가되는 전원전압(VDD)에 의한 전류를 흐르게 하는 엔모스 트랜지스터(NM3)와; 상기 엔모스 트랜지스터(NM3)의 소스와 접지전압(VSS)의 사이에 접속되어 상기 엔모스 트랜지스터(NM3)의 도통상태에 따라 정출력단으로부터 접지전압(VSS)으로 전류(ID1)를 흐르게 하는 제 4전류미러부(6)와; 상기 엔모스 트랜지스터(NM1)의 소스측에 그 게이트가 접속된 엔모스 트랜지스터(NM2)와; 상기 엔모스 트랜지스터(NM2)의 도통상태에 따라 전원전압(VDD)으로 부터 부출력단으로 전류(ID1)를 흐르게 하는 제 1전류미러부와; 엔모스 트랜지스터(NM3)의 소스에 그 게이트가 접속된 엔모스 트랜지스터(NM4)와; 상기 엔모스 트랜지스터(NM4)의 도통상태에 따라 전원전압(VDD)으로 부터 정출력단으로 전류를 흐르게 하는 제 2전류미러부와; 상기 엔모스 트랜지스터(NM2),(NM4) 각각의 소스를 연결하는 저항(RS)과; 상기 엔모스 트랜지스터(NM2),(NM4) 각각의 소스와 접지사이에 접속된 전류원(IX1),(IX2)로 구성하여 된 것을 특징으로 하는 시뮬레이티드 플로팅 인덕터.The NMOS transistor of claim 1, wherein the differential output operational conductance amplifying means flows a current ID2 by a power supply voltage VDD applied to a drain thereof according to a signal applied to a positive input terminal. Wow; A third connected between the source of the NMOS transistor NM1 and the ground voltage VSS to flow a current ID2 from the negative output terminal to the ground voltage VSS according to the conduction state of the NMOS transistor NM1; A current mirror unit; An NMOS transistor NM3 for flowing a current due to a power supply voltage VDD applied to a drain thereof according to a signal applied to a negative input terminal; A fourth connected between the source of the NMOS transistor NM3 and the ground voltage VSS to flow the current ID1 from the constant output terminal to the ground voltage VSS according to the conduction state of the NMOS transistor NM3; A current mirror section 6; An NMOS transistor NM2 whose gate is connected to the source side of the NMOS transistor NM1; A first current mirror unit configured to allow the current ID1 to flow from the power supply voltage VDD to the negative output terminal according to the conduction state of the NMOS transistor NM2; An NMOS transistor NM4 whose gate is connected to the source of the NMOS transistor NM3; A second current mirror unit configured to allow a current to flow from the power supply voltage VDD to the constant output terminal according to the conduction state of the NMOS transistor NM4; A resistor (RS) connecting the sources of each of the NMOS transistors (NM2) and (NM4); And a current source (IX1) and (IX2) connected between the source and ground of each of the NMOS transistors (NM2) and (NM4). 제 2항에 있어서, 상기 제 1 및 제 2전류미러부는 다수의 피모스 트랜지스터를 포함하여 구성되고, 상기 제 3 및 제 4 전류미러부는 다수의 엔모스 트랜지스터를 포함하여 된 것을 특징으로 하는 시뮬레이티드 플로팅 인덕터.3. The simulation according to claim 2, wherein the first and second current mirror parts include a plurality of PMOS transistors, and the third and fourth current mirror parts include a plurality of NMOS transistors. Tied floating inductor. 제 1항에 있어서, 상기 단일출력 오퍼레이셔널 콘덕턴스 증폭수단은 정입력단(+) 또는 부입력단(-)에 인가되는 신호에 따라 그 드레인에 인가되는 전원전압(VDD)에 의한 전류를 도통제어하는 엔모스 트랜지스터(NM5),(NM6)와; 상기 엔모스 트랜지스터(NM5)의 소스에 각각의 게이트가 접속되고 각각의 소스가 상호 접속된 엔모스 트랜지스터(NM7),(NM9)와; 상기 엔모스 트랜지스터(NM6)의 소스에 각각의 게이트가 접속되고 각각의 소스가 상호 접속된 엔모스 트랜지스터(NM8),(NM10)와; 상기 엔모스 트랜지스터(NM7),(NM9)의 소스와 접지전압(VSS)사이에 접속된 전류원(IDD1)과; 상기 엔모스 트랜지스터(NM8,NM10)의 소스와 접지전압(VSS)사이에 접속된 전류원(IDD2)과; 상기 엔모스 트랜지스터(NM7)의 도통상태에 따라 전원전압(VDD)으로 부터 전류원(IDD1)에 의한 전류를 흐르게 하는 제 8전류미러부와; 상기 엔모스 트랜지스터(NM8)의 도통상태에 따라 전원전압(VDD)으로 부터 전류원(IDD2)에 의한 전류를 흐르게 하는 제 7전류미러부와; 상기 제 8전류미러부에 의해 흐르는 전류(ID1)에 의해 상기 엔모스 트랜지스터(NM6)의 소스에서 접지전압(VSS)으로 전류(ID1)를 흐르게 하는 제 6전류미러부와; 상기 제 7전류미러부에 의해 흐르는 전류(ID2)에 의해 상기 엔모스 트랜지스터(NM5)의 소스로부터 접지전압(VSS)으로 전류(ID2)를 흐르게 하는 제 5전류미러부와; 상기 엔모스 트랜지스터(NM9)의 도통상태에 따라 전류원(IDD1)에 의한 전류(ID1)를 출력단(I0)으로 흐르게 하는 제 9전류미러부로 구성하여 된 것을 특징으로 하는 시뮬레이티드 플로팅 인덕터.The conduction control of claim 1, wherein the single output operational conduction amplifying means conducts current through a power supply voltage VDD applied to a drain thereof according to a signal applied to a positive input terminal (+) or a negative input terminal (-). NMOS transistors NM5 and NM6; NMOS transistors NM7 and NM9, each gate of which is connected to a source of the NMOS transistor NM5, and each source of which is interconnected; NMOS transistors NM8 and NM10 each having a gate connected to the source of the NMOS transistor NM6 and each source connected to each other; A current source IDD1 connected between a source of the NMOS transistors NM7 and NM9 and a ground voltage VSS; A current source IDD2 connected between a source of the NMOS transistors NM8 and NM10 and a ground voltage VSS; An eighth current mirror unit configured to flow a current by the current source IDD1 from the power supply voltage VDD according to the conduction state of the NMOS transistor NM7; A seventh current mirror unit configured to flow a current by the current source IDD2 from the power supply voltage VDD according to the conduction state of the NMOS transistor NM8; A sixth current mirror unit configured to allow the current ID1 to flow from the source of the NMOS transistor NM6 to the ground voltage VSS by the current ID1 flowing by the eighth current mirror unit; A fifth current mirror unit configured to flow the current ID2 from the source of the NMOS transistor NM5 to the ground voltage VSS by the current ID2 flowing by the seventh current mirror unit; And a ninth current mirror unit configured to flow a current ID1 by the current source IDD1 to the output terminal I0 according to the conduction state of the NMOS transistor NM9. 제 4항에 있어서, 상기 제 5 및 제 6전류미러부는 다수의 엔모스 트랜지스터를 포함하고, 제 7 내지 제 9 전류미러부는 다수의 피모스 트랜지스터를 포함하여 된 것을 특징으로 하는 시뮬레이티드 플로팅 인덕터.5. The simulated floating inductor of claim 4, wherein the fifth and sixth current mirror parts include a plurality of NMOS transistors, and the seventh through ninth current mirror parts include a plurality of PMOS transistors. .
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* Cited by examiner, † Cited by third party
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