KR100256242B1 - Pulse width modulating d/a converter - Google Patents
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- H03M1/66—Digital/analogue converters
- H03M1/86—Digital/analogue converters with intermediate conversion to frequency of pulses
Abstract
Description
제1도는 일반적인 펄스폭 변조형 디지틀/아날로그 변환기의 변환 주기를 설명하는 도면.1 is a diagram illustrating a conversion period of a general pulse width modulated digital-to-analog converter.
제2도는 일반적인 펄스폭 변조형 디지틀/아날로그 변환기의 개념을 설명하기 위한 블럭도.2 is a block diagram illustrating the concept of a general pulse width modulated digital-to-analog converter.
제3도는 본 발명을 이용하여 출력한 파형과 종래방식을 비교하기 위한 도면.3 is a view for comparing the waveform and the conventional method output using the present invention.
제4도는 본 발명에 의한 펄스폭/변조형 디지틀/아날로그 변환기의 개략적인 구성을 나타낸 블럭도.4 is a block diagram showing a schematic configuration of a pulse width / modulated digital / analog converter according to the present invention.
제5도는 본 발명에 의한 펄스폭 변조형 디지틀/아날로그 변환기의 일실시예 구성 회로도.5 is a circuit diagram of an embodiment of a pulse width modulated digital-to-analog converter according to the present invention.
〈도면의 주요부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>
41 : 래치 인에이블 로직부 42 : 래치부41: latch enable logic section 42: latch section
43 : 이진 카운터부 44 : 대소비교부43: binary counter 44: large consumption comparison
45 : 펄스폭 변조부 46 : 저역통과 필터부45: pulse width modulator 46: low pass filter unit
47 : 증폭부47: amplification unit
본 발명은 펄스폭 변조형 디지틀/아날로그 변환기에 관한 것으로, 특히 디지틀 신호를 아날로그량으로 변환시 고속처리로 수행하는 펄스폭 변조형 디지틀/아날로그 변환기에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a pulse width modulation type digital / analog converter, and more particularly, to a pulse width modulation type digital / analog converter which performs high speed processing when converting a digital signal into an analog amount.
일반적으로, 펄스폭 변조형 디지틀/아날로그 변환기는 통상 펄스의 듀티 사이클(Duty Cycle)을 입력값으로 해서 변환하고 있다.In general, a pulse width modulation type digital / analog converter converts a duty cycle of a pulse as an input value.
즉, 제1도에 도시된 바와같이, 출력평균 전압 EO=ESd/100로 된다. 여기서, 듀티비 d-(T1/T) × 100(%)가 되고, 이 d값을 디지틀 입력값에 비례하여 변하도록 해주면, 평균전압 EO도 d에 비례해서 변하므로, 디지틀량의 변화값에 비례하는 아날로그 출력값을 얻게된다. 그리고, 이렇게 듀티비(충격계수)가 변조된 파형을 저역통과필터를 사용하여 원래의 아날로그 값을 만드는 것이다.That is, as shown in FIG. 1, the output average voltage E 0 = E S d / 100. Here, the duty ratio d- (T 1 / T) × 100 (%) is obtained, and if this d value is changed in proportion to the digital input value, the average voltage E O also changes in proportion to d. You get an analog output that is proportional to the value. The low-pass filter is used to create the original analog value of the waveform whose duty ratio is modulated.
그러나, 고정도로 하기 위해서 듀티변조 파형의 펄스수를 많게하면, 출력의 기본파 성분의 주파수가 낮게 되므로, 출력리플을 억제하기 위해서는 차단주파수가 낮은 필터가 필요하게 되므로, 응답의 지연이 발생 된다.However, if the number of pulses of the duty modulated waveform is increased for high accuracy, the frequency of the fundamental wave component of the output is low. Therefore, a filter having a low cutoff frequency is required to suppress the output ripple, resulting in a delay in response.
따라서, 리플을 줄이고 속도를 올리려면 고차의 액티브필터를 사용해야 되는 문제가 발생한다. 그리고, 펄스폭 변조형 디지틀/아날로그 변환기에서 특히 문제가 되는 것은 아날로그 스위치와 필터부분으로서 아날로그 스위치의 속도에서 운반의 문제가 발생하고, 필터에서는 고차의 액티브 필터를 사용시 가격이 비싸고, 노이즈의 영향을 많이 받을 수 있으며, 위상매칭 어려운 문제점을 내포하고 있었다.Therefore, a problem arises in that a high-order active filter must be used to reduce ripple and increase speed. In particular, the pulse width modulation type digital-to-analog converter is particularly problematic as the analog switch and the filter part have a problem of transportation at the speed of the analog switch, and the filter is expensive when using a high-order active filter. It could receive a lot, and had a difficult problem of phase matching.
본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로서, 고정도를 얻기 위해 펄스수를 증가시키면서도 기본파 성분의 주파수를 감소시키지 않고, 속도를 증가시키는 펄수폭 변조형 디지틀/아날로그 변환기를 제공함에 그 목적을 두고 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and provides a pulse width modulation type digital / analog converter that increases the speed without increasing the frequency of the fundamental wave components while increasing the number of pulses to obtain high accuracy. The purpose is to.
본 발명은 상기 목적을 달성하기 위하여, 디지틀신호를 아날로그량으로 고속처리를 수행하기 위한 펄스폭 변조형 디지틀/아날로그 변환장치에 있어서, 디지틀 신호를 입력하여 일시 저장하는 래치수단; 상기 래치수단의 동작을 제어하기 위한 래치인에이블수단; 특정 클럭을 이용하여 데이타를 발생시키는 이진 카운트 수단; 상기 래치수단 및 이진 카운트 수단의 출력단에 연결되어 두 입력을 비교하는 대소 비교수단; 상기 대소 비교수단의 출력단에 연결된 펄스폭 변조수단; 상기 펄스폭 변조수단의 출력단에 연결된 저역통과 필터 수단; 및 상기 저역통과 필터 수단의 출력단에 연결된 증폭 수단을 포함하고 있는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a pulse width modulation type digital / analog conversion apparatus for performing high-speed processing of a digital signal with an analog amount, comprising: latch means for inputting and temporarily storing a digital signal; Latch enable means for controlling the operation of the latch means; Binary count means for generating data using a specific clock; Size comparison means connected to the output ends of the latch means and the binary count means for comparing two inputs; Pulse width modulation means connected to an output end of the magnitude comparison means; Low pass filter means connected to an output of said pulse width modulation means; And an amplifying means connected to the output of said low pass filter means.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention;
우선, 본 발명의 디지틀/아날로그 변환기를 설명하기 전에 일반적인 개념을 살펴보면, 제 2 도는 일반적인 펄스폭 변조형 디지틀 아날로그 변환기의 개념을 설명하기 위한 도면이고, 제 3 도는 본 발명을 이용하여 출력한 파행과 종래방식을 비교하기 위한 도면으로서, 동작원리 설명을 간단히 하기위해 4비트의 펄스폭변조(PWM)방식의 예를 들기로 한다. 즉, 이 경우에는 4비트의 2진 카운트(21)와 4비트의 진폭 비교기(22)를 사용하여 구성하는데, 상기 진폭비교기(22)는 입력되는 디지틀 데이터(Q)와 2진카운터(21)의 출력(P)을 비교해서 P≤Q일 경우 하이("H")를, P〉Q일 경우 로우("L")를 출력한다. 따라서 종래의 데이터 Q가 "0111"일 경우, 제 3 도의 (b)와 같은 듀티 1/2의 펄스 출력이 얻어진다.First, before describing the digital to analog converter of the present invention, a general concept will be described. FIG. 2 is a view for explaining the concept of a general pulse width modulation type digital analog converter, and FIG. As a diagram for comparing conventional methods, an example of a 4-bit pulse width modulation (PWM) method will be given to simplify the operation principle. That is, in this case, a 4-bit binary count 21 and a 4-bit amplitude comparator 22 are used, and the amplitude comparator 22 includes the input digital data Q and the binary counter 21. The output P is compared to output high (" H ") when P < Q and low (" L ") when P > Q. Therefore, when the conventional data Q is " 0111 ", a pulse output of duty 1/2 as shown in Fig. 3B is obtained.
반면에, 본 발명에서는 상기 입력되는 디지틀 데이타를 역으로 읽어들이도록 한다. 즉, 제 3 도의 (a)에서 c처럼 화살표 방향으로 MSB 부터 비교를 수행하게 한다는 의미이다.On the other hand, in the present invention, the input digital data is read in reverse. That is, in FIG. 3A, the comparison is performed from the MSB in the direction of the arrow as shown in c.
제 3 도에서의 b 처럼 비교한 통상의 출력과, c 처럼 읽어들였을 경우의 출력을 비교하면, 본 발명에 따라 역으로 읽어들였을 경우이는 제 3 도의 (c) 처럼, "H"의 출력이 분산되어 있다. 그리고 어느 경우에도 상기 "H" 레벨의 기간이 일정하다. 그래서 출력파형의 스펙트럼은 기준클럭의 1/2의 주파수에서 새로운 방식의 경우 최고 8배까지 증가된다. 그러므로, 차단주파수가 높은 필터를 사용해서도 리플을 작게할 수 있고, 응답속도도 향상시킬 수 있게 되는 것이다.Comparing the normal output compared with b in FIG. 3 with the output when reading like c, the output of "H" is distributed as in FIG. It is. In any case, the period of the "H" level is constant. Thus, the spectrum of the output waveform is increased up to eight times in the new scheme at a frequency of half the reference clock. Therefore, even with a filter having a high cutoff frequency, the ripple can be reduced and the response speed can be improved.
여기에서, 역으로 데이타를 읽어들인다는 것은 〈표 1〉에서 처럼 원래의 수치(이진값)에 1:1로 대응하는 수치를 만들어 낸다는 의미가 된다.Here, reading the data in reverse means producing a one-to-one correspondence to the original number (binary value), as shown in Table 1.
그리고 이를 구현하는 방법은 두가지가 있는데, 그 첫째는 제 4 도에서 디지틀 입력값을 받는 래치(latch)부(42)의 출력을 역순으로 대소 비교부(44)에 전달시키는 방법과, 둘째는 제 4 도에서 이진 카운터부(43)의 출력을 상기 대소 비교부(44)에 역으로 연결시키는 방법이 있을 수 있다. 이렇게 하므로서 회로구성에 추가적인 소자의 연결없이도 간단한 구성으로 구현할 수 있다.And there are two ways to implement this, the first is a method of transferring the output of the latch unit 42 receiving the digital input value in Figure 4 in the reverse order to the large and small comparison unit 44, and the second In FIG. 4, there may be a method of connecting the output of the binary counter 43 to the size comparison unit 44 in reverse. In this way, a simple configuration can be realized without connecting additional components to the circuit configuration.
일예로서, 상기의 두번째 방법의 구현에 대해 살펴보기로 한다.As an example, an implementation of the second method will be described.
제 4 도는 본 발명에 의한 펄스폭 변조형 디지틀/아날로그 변환기의 개략적인 구성을 나타낸 블럭도로서, 도면에서 41은 래치 인에이블 로직부, 42는 래치부, 43은 이진 카운터부, 44는 대소 비교부, 45는 펄스폭 변조부, 46은 저역통과 필터부, 47은 증폭부를 각각 나타낸 것이다.4 is a block diagram showing a schematic configuration of a pulse width modulation type digital-to-analog converter according to the present invention, in which 41 is a latch enable logic section, 42 is a latch section, 43 is a binary counter section, and 44 is a case comparison. 45 denotes a pulse width modulation section, 46 a low pass filter section, and 47 amplification section.
본 발명에 의한 펄스폭 변조형 디지틀/아날로그 변환기는 도면에 도시된 바와 같이, 디지틀 신호를 입력하여 일시 저장하는 래치부(42)와, 상기 래치부의 동작을 제어하기 위한 래치 인에이블부(41)와, 특정 클럭을 이용하여 데이타를 발생시키는 이진 카운터부(43)와, 상기 래치부 및 이진 카운터부의 출력단에 연결되어 두 입력을 비교하는 대소 비교부(44)와, 상기 대소 비교부의 출력단에 연결된 펄스폭 변조부(45)와, 상기 펄스폭 변조부의 출력단에 연결된 저역통과 필터부(46)와, 상기 저역 통과 필터부(46)의 출력단에 연결된 증폭부(47)를 구비하고 있다.As shown in the figure, the pulse width modulation type digital / analog converter according to the present invention includes a latch unit 42 for inputting and temporarily storing a digital signal, and a latch enable unit 41 for controlling the operation of the latch unit. And a binary counter unit 43 for generating data using a specific clock, a case comparison unit 44 connected to an output terminal of the latch unit and a binary counter unit for comparing two inputs, and an output terminal of the case comparison unit. A pulse width modulator 45, a low pass filter 46 connected to the output of the pulse width modulator, and an amplifier 47 connected to the output of the low pass filter 46, are provided.
그리고, 상기 이진 카운터부(43)의 출력은 순차적으로 증가하게 되지만, 상기 대소 비교부(44)에서 보면, 아래의 〈표 2〉처럼 랜덤하게 이진 카운터부(43)의 출력을 받아들이는 것처럼 보이게 된다. 그래서 "H" 레벨의 기간은 전혀 변하지 않고 보존되면서 시간위치는 제 3 도의 (c) 및 (e) 처럼 분산되어서 나타나므로, 결국적으로 출력주파수 성분이 증가 되고, 빠른 필터를 사용하는 것과 같은 부수적 효과를 얻을 수 있는 것이다.And, the output of the binary counter unit 43 is sequentially increased, but when viewed from the size comparison unit 44, it appears to accept the output of the binary counter unit 43 at random as shown in Table 2 below. do. Thus, the period of the "H" level remains unchanged and the time position appears to be distributed as shown in Figs. 3 (c) and (e), so that the output frequency component is increased in the end, and it is incidental such as using a fast filter. You can get the effect.
제 5 도는 본 발명에 의한 펄스폭 변조형 디지틀/아날로그 변환기의 일실시예에 구성 회로도로서, 도면에서 51은 이진 카운터, 52는 비교기, 53은 래치, 54는 NAND 게이트, 55는 AND 게이트, 56은 트랜지스터, 57은 포토 커플러, 58은 버퍼, 59는 증폭기, R1 내지 R6는 저항, C1 및 C2는 캐패시터를 각각 나타낸 것이다. 도면에 도시된 바와 같이, 본 실시예에 의한 펄스폭 변조형 디지틀/아날로그 변환기는 디지트 데이타를 입력하여 일시저장하도록 하기 위한 래치(53); 입력되는 클럭을 이용하여 데이타를 발생시키는 이진 카운터(51); 상기 래치(53)의 최하위 비트(LSB) 출력이 자신의 최하위 비트(LSB) 입력단에 인가되고 상기 래치(53)의 최상위 비트(MSB) 출력이 자신의 최상위 비트(MSB) 입력단에 인가되도록 하고, 상기 이진 카운터(51)의 최하위 비트(LSB) 출력이 자신의 최상위 비트(MSB) 입력단에 인가되고 상기 이진 카운터(51)의 최상위 비트(LSB) 출력은 자신의 최상위 비트(MSB) 입력단에 인가되도록 연결된 비교기(52); 각각 반전입력되는 메모리 요구신호(/MREQ) 및 쓰기신호(/WR)를 부정 논리곱하는 NAND 게이트(54)와 각각 반전입력되는 NAND 게이트(54) 출력 및 칩선택신호(/CS)를 논리곱하여 래치 인에이블신호(LE)를 출력하는 AND 게이트(55)로 구성되는 래치 인에이블 로직(41); 상기 비교기(52)의 일출력단에 연결되는 스위칭 트랜지스터(56)와 상기 트랜지스터 출력단에 연결된 포토 커플러(57)와 상기 포토 커플러에 연결된 버퍼(58)로 구성되는 펄스폭 변조회로(45); 상기 버퍼(58)의 출력단에 연결되는 저역통과필터(46); 및 상기 저역통과필터(46)의 출력단에 연결되는 증폭기(59)를 구비하고 있다.5 is a circuit diagram of a pulse width modulation type digital-to-analog converter according to an embodiment of the present invention, in which 51 is a binary counter, 52 is a comparator, 53 is a latch, 54 is a NAND gate, 55 is an AND gate, 56 Silver transistors, 57 are photo couplers, 58 are buffers, 59 are amplifiers, R1 to R6 are resistors, and C1 and C2 are capacitors. As shown in the figure, the pulse width modulation type digital-to-analog converter according to the present embodiment includes a latch 53 for inputting and temporarily storing digit data; A binary counter 51 for generating data by using an input clock; The least significant bit (LSB) output of the latch 53 is applied to its least significant bit (LSB) input and the most significant bit (MSB) output of the latch 53 is applied to its most significant bit (MSB) input, The least significant bit (LSB) output of the binary counter 51 is applied to its most significant bit (MSB) input and the most significant bit (LSB) output of the binary counter 51 is applied to its most significant bit (MSB) input. Connected comparator 52; NAND gate 54 which performs negative AND on the memory request signal (/ MREQ) and the write signal (/ WR), which are inverted input, respectively, and logically latches the output and chip select signal (/ CS) of the NAND gate 54, which is inverted input, respectively. A latch enable logic 41 composed of an AND gate 55 for outputting an enable signal LE; A pulse width modulation circuit 45 comprising a switching transistor 56 connected to one output terminal of the comparator 52, a photo coupler 57 connected to the transistor output terminal, and a buffer 58 connected to the photo coupler; A low pass filter 46 connected to the output of the buffer 58; And an amplifier 59 connected to the output end of the low pass filter 46.
본 실시예에서는 상기 이진 카운터(51)로 12단 이진 리플카운터를 사용하였고, 상기 비교기(52)로 들어가는 데이타는 래치(53)를 통하여 단속시키므로서 상기 카운터(51) 출력과 타이밍을 맞추도록 한다. 상기 비교기(52)로부터의 출력 펄스에 대해서는 포토 커플러 절연을 함으로써, 신호 흐름상의 에러(잡음)를 제거한다. 그리고, 저역통과 필터(57)는 공지의 RC 회로로 간단히 구성한다.In the present embodiment, a 12-stage binary ripple counter is used as the binary counter 51, and the data entering the comparator 52 is controlled through the latch 53 so as to match the timing with the output of the counter 51. . Photo coupler isolation is performed on the output pulses from the comparator 52, thereby eliminating errors (noise) in the signal flow. The low pass filter 57 is simply constituted by a known RC circuit.
또한, 상기 이진 카운터(51) 및 비교기(52)의 연결관계에서 처럼, 가장 느린변화를 갖는 최상위비트(MSB)를 상기 비교기(52)의 최하위비트(LSB)로 보내고, 그 다음 느린 비트를 상기 비교기(52)의 두번째 빠른 비트로 보내는 식으로 연결하여, 결국 이진 카운터(51)의 최하위 비트(LSB)는 상기 비교기(52)의 최상위비트(MSB)단자로 인가되도록 연결하여, 펄스의 위치가 전체적으로 평균되도록 최적화하는 것이다.In addition, as in the connection relationship between the binary counter 51 and the comparator 52, the most significant bit (MSB) having the slowest change is sent to the least significant bit (LSB) of the comparator 52, and the next slow bit is transmitted. Connect to the second fast bit of the comparator 52 so that the least significant bit LSB of the binary counter 51 is connected to the most significant bit MSB of the comparator 52 so that the position of the pulse as a whole To be averaged.
따라서 본 발명은 고정도를 얻기위해 펄스수를 증가시키면서도, 기본파 성분의 주파수를 감소시키지 않고 속도를 증가시킴으로서, 종래방식을 이용하여 고정도를 올리려면 기본파성분의 주파수가 감소하고 또한 이런 단점을 해소시키기 위해 고차의 액티브필터를 쓰거나 차단주파수가 낮은 필터(LPF)를 사용하여야 했으나, 본 발명은 이런 단점을 간단한 원리를 통해 극복함으로써, 회로구성을 간단화 하고, 고차의 액티브 필터를 사용하지 않아, 가격저하와 잡음 영향을 줄이는 효과를 가져온다.Therefore, the present invention increases the speed without increasing the frequency of the fundamental wave component while increasing the number of pulses to obtain high accuracy, and the frequency of the fundamental wave component is decreased to increase the accuracy using the conventional method, and also solves this disadvantage. In order to achieve this, a high order active filter or a low cutoff frequency filter (LPF) has to be used. However, the present invention overcomes these shortcomings through a simple principle, which simplifies the circuit configuration and does not use a high order active filter. It has the effect of reducing price and noise effects.
Claims (4)
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Family Applications (1)
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| KR940017244A (en) | 1994-07-26 |
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