KR960008369Y1

KR960008369Y1 - Digital analog converter

Info

Publication number: KR960008369Y1
Application number: KR2019940007342U
Authority: KR
Inventors: 유희상
Original assignee: 현대전자산업 주식회사; 김주용
Priority date: 1994-04-08
Filing date: 1994-04-08
Publication date: 1996-09-25
Also published as: KR950031614U

Abstract

요약 없음.No summary.

Description

Digital / Analog Converter

제1도는 통상적인 펄스부호 변조 전송방식을 도시한 블록도1 is a block diagram showing a conventional pulse coded modulation transmission scheme.

제2도는 종래의 디지탈/아날로그 변환기의 일례를 도시한 블록도2 is a block diagram showing an example of a conventional digital-to-analog converter.

제3도는 본 고안에 의한 디지탈/아날로그 변환기의 실시예를 도시한 블록도3 is a block diagram showing an embodiment of a digital / analog converter according to the present invention.

제4도는 본 고안의 디지탈/아날로그 변환기에 의한 펄스 폭 변조신호의 출력 파형도4 is an output waveform diagram of a pulse width modulated signal by a digital / analog converter according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

11 : 음향/전기 변환기12, 18 : 증폭기11: Acoustic / Electric Converter 12, 18: Amplifier

13, 17 : 저역 통과필터14 : 아날로그/디지탈 변환기13, 17: low pass filter 14: analog / digital converter

15 : 전송계16 : 디지탈/아날로그 변환기15 Transmission System 16: Digital / Analog Converter

19 : 전기/음향 변환기31, 32 : 레지스터 또는 기억수단19: electric / acoustic converter 31, 32: register or storage means

33 : 인크리먼터 또는 증분기34 : 제어블록33: incrementer or incrementer 34: control block

본 고안은 디지탈/아날로그 변환기에 관한 것으로, 특히 디지탈 신호를 펄스 폭 변조(PWM : Pulse Width Modulation)신호로 변환시켜 출력하는 디지탈/아날로그 변환기에 관한 것이다.The present invention relates to a digital / analog converter, and more particularly, to a digital / analog converter that converts and outputs a digital signal into a pulse width modulation (PWM) signal.

종래의 디지탈/아날로그 변환기를 제1도 및 제2도를 참조하여 설명하기로 한다.A conventional digital to analog converter will be described with reference to FIGS. 1 and 2.

제1도는 통상적인 펄스 폭 변조방식으로 음향 데이타를 전송하는 과정을 도시한 블록도로서, 음향 데이타를 디지탈화 하여 전송선로를 통해 전송한 다음 다시 디지탈 신호를 아날로그 신호로 변환시켜 음향 데이타를 재생하는 과정을 나타낸 것이다.1 is a block diagram illustrating a process of transmitting sound data using a conventional pulse width modulation method. A process of reproducing sound data by digitalizing the sound data, transmitting the same through a transmission line, and then converting the digital signal into an analog signal. It is shown.

음향 데이타가 음향/전기 변환기(11)에 입력되어 전기적인 신호로 변환되어 증폭기(12)에서 증폭된다. 증폭된 음향 데이타의 전기적 신호는 잡음을 제거하는 저역통과 필터(LPF : Low Pass Filter)(13)를 거쳐 아날로그/디지탈변환기(14)에서 디지탈화 되어 전송계(15)를 통해 송출된다. 전송계(15)를 통해 수신 측에 도달한 디지탈 데이타는 디지탈/아날로그 변환기(16)에 의해 아날로그 신호로 변환되고 고주파 성분을 제거하는 저역통과 필터(17)와 증폭기(18)를 거친 다음 전기/음향 변환기(19)에서 음향 데이타로 재생된다.The acoustic data is input to the acoustic / electric converter 11, converted into an electrical signal, and amplified by the amplifier 12. The electrical signal of the amplified sound data is digitalized by the analog / digital converter 14 through a low pass filter (LPF) 13 for removing noise and transmitted through the transmission system 15. The digital data reaching the receiver through the transmission system 15 is converted into an analog signal by the digital / analog converter 16 and passed through a low pass filter 17 and an amplifier 18 which removes high frequency components. The sound transducer 19 reproduces the sound data.

제2도는 상기 제1도와 같은 데이타 전송과정에서 사용하는 종래의 디지탈/아날로그 변환기의 일례를 도시한 것으로, 2진 코드에 기초한 디지탈 신호 b_n, b_n-1… , b₀에 의해 제어되는 아날로그 스위치군 S_n, S_n-1,… , S₀의 동작에 의해 기준전압(V_S)이 두 종류의 저항 R과 2R로 구성된 사다리형 저항 회로망에 공급되어 출력전압(V₀)으로 나타내도록 되어 있다.2 shows an example of a conventional digital-to-analog converter used in the data transmission process as shown in FIG. 1, wherein the digital signals b _n , b _n-1 ... , an analog switch group S _n , S _n-1 ,... controlled by b ₀ . The reference voltage V _S is supplied to the ladder resistor network composed of two types of resistors R and 2R by the operation of S ₀ , and is represented by the output voltage V ₀ .

상기 종래의 디지탈/아날로그 변환기는 그 출력 정밀도가 저항치 정밀도와 아날로그 스위치의 임피던스에 의해 좌우되는데, 그러나 저항치나 임피던스의 정밀도를 조절하기가 어렵기 때문에 제조가 어려우며, 온도와 같은 외부요인의 변화에 영향을 받기 쉽고 출력신호에 고주파 성분을 제거하는 저역통과 필터(17)와 디지탈/아날로그 변환기(16)의 출력을 증폭하는 증폭기(18)를 구동하는 전력 공급장치가 필요하므로 시스템이 복잡하게 되고 디지탈회로와 아날로그 회로가 섞여 있어 이들을 모두 하나의 칩에 집적화하는 데에는 여러가지 문제점이 많았다.The output accuracy of the conventional digital / analog converter depends on the resistance accuracy and the impedance of the analog switch, but it is difficult to manufacture because it is difficult to control the resistance or the accuracy of the impedance, and influences the change of external factors such as temperature. The system is complicated and the digital circuit is required because it requires a low pass filter 17 which is easy to receive and removes high frequency components in the output signal and an amplifier 18 which amplifies the output of the digital / analog converter 16. There are many problems in integrating the analog circuits together with the analog circuits.

따라서, 본 고안은 상기 문제점을 해소하기 위한 것으로 디지탈 데이타를 펄스 폭 변조신호로 변환하여 전체가 디지탈 회로로 구성된 디지탈/아날로그 변환기를 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a digital-to-analog converter composed entirely of digital circuits by converting digital data into a pulse width modulated signal.

상기 목적 달성을 위한 본 고안의 디지탈/아날로그 변환기는 데이타 선로를 통해 입력되는 디지탈 데이타와 그 반전 데이타를 각각의 입력으로 하여 샘플링 주기마다 변화하는 데이터를 재 저장하며, 오버 플로우(over flow) 발생시 오버 플로우 신호를 각각 출력하는 제1 및 제2 기억 수단과, 상기 제1 및 제2 기억 수단에 접속되어 상기 제1 또는 제2 기억 수단으로부터 출력되는 데이타를 증분시켜 증분된 데이타를 제1 또는 제2 기억 수단에 공급하는 증분 수단과, 상기 제1 및 제2 기억 수단에서 출력되는 각각의 오버 플로우 신호를 입력으로 하여, 상기 오버 플로우 신호에 의해 로직 상태가 변화하는 펄스 폭 변조신호를 출력하는 제어수단을 포함하는 것을 특징으로 한다.The digital-to-analog converter of the present invention for achieving the above object is to re-store the data that changes every sampling period by using the digital data and the inverted data input through the data line, respectively, and overflow occurs First and second storage means for outputting a flow signal, respectively, connected to the first and second storage means, and incrementing the data outputted from the first or second storage means, thereby incrementing the first or second data. Increment means for supplying to the storage means, and control means for outputting a pulse width modulated signal whose logic state is changed by the overflow signal by inputting respective overflow signals output from the first and second storage means. Characterized in that it comprises a.

상술한 목적 및 기타의 목적과 본 고안의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings.

이하, 첨부된 도면을 참조하여 본 고안에 관해 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail with respect to the present invention.

제3도는 본 고안에 의한 디지탈/아날로그 변환기의 실시예를 도시한 블록 구성도로서, 입력된 디지탈 데이타와 그 반전된 데이타를 각각의 입력으로 하며 샘플링 주기마다 변화하는 데이타를 재 저장하는 제1 및 제2 레지스터(register)(31,32)와, 상기 제1 또는 제2 레지스터(31,32)에 저장된 데이타를 선택하여 샘플링 주기마다 한 비트씩 증가시키고 이를 오버 플로우가 발생될 때까지 다시 상기 제1 또는 제2 레지스터(31,32)에 전달하는 인크리먼터(incrementer)(33)와, 상기 제1 또는 제2 레지스터(31,32)의 출력이 오버플로우되는 시점이 로직 상태가 변화하는 펄스 폭 변조신호(PWM)를 출력하는 제어 블록(34)을 포함하고 있다.3 is a block diagram showing an embodiment of a digital-to-analog converter according to the present invention, wherein the input digital data and its inverted data are used as inputs, respectively, and the first and second data are stored again. The second registers 31 and 32 and data stored in the first or second registers 31 and 32 are selected and incremented by one bit for each sampling period, and the second registers 31 and 32 are selected again until an overflow occurs. Incrementer (33) to pass to the first or second register (31, 32), and the pulse at which the logic state changes at the time when the output of the first or second register (31, 32) overflows And a control block 34 for outputting the width modulated signal PWM.

그 동작과정은 다음과 같다.The operation process is as follows.

예를 들어, 8비트 디지탈 데이타(DATA)와 반전된 8비트 디지탈 데이타(DATAB)가 각각 제1 레지스터(31)와 제2 레지스터(32)에 저장되면 인크리먼터(33)는 초기에 제1 레지스터(31)의 데이타를 입력받아 이를 기준으로 하여 오버플로우가 발생하는 시점까지 한 비트씩 카운팅 동작을 하고, 카운팅되는 출력을 다시 제1 레지스터(31)에 재 저장한다.For example, when the 8-bit digital data DATA and the inverted 8-bit digital data DATAB are stored in the first register 31 and the second register 32, respectively, the incrementer 33 initially receives the first first data. The data of the register 31 is input and counted bit by bit until the overflow occurs based on the data, and the counted output is again stored in the first register 31.

상기 제1 레지스터(31)에 저장되는 데이타에 오버 플로우가 발생하면 오버 플로우 신호(OF1)가 인에이블되어 제1 레지스터(31)와 인크리먼터(33) 간의 접속상태를 끊어주고, 동시에 상기 오버 플로우 신호(OF1)가 제어 블록(34)에 전달되어 제어 블록(34)에서 출력되는 펄스 폭 변조신호(PWM)의 로직 상태가 변화된다.When an overflow occurs in the data stored in the first register 31, the overflow signal OF1 is enabled to break the connection state between the first register 31 and the incrementer 33, and at the same time, the over The flow signal OF1 is transmitted to the control block 34 to change the logic state of the pulse width modulation signal PWM output from the control block 34.

상기한 바와 같이 오버 플로우가 발생하여 제1 레지스터(31)와 인크리먼터(33)간이 접속 상태가 끊어지면 제2 레지스터(32)의 데이타가 인크리먼터(33)에 전달되고 인크리먼터(33)에서는 이를 기준으로 하여 상기 제1 레지스터(31)에서와 같이 오버 플로우가 발생하는 시점까지 한 비트씩 카운팅 동작을 하고, 카운팅된 출력신호흘 다시 제2 레지스터(32)에 재 저장한다.As described above, when the overflow occurs and the connection state between the first register 31 and the incrementer 33 is lost, the data of the second register 32 is transferred to the incrementer 33 and the incrementer ( In operation 33), as in the first register 31, a counting operation is performed bit by bit until the overflow occurs, and the counted output signal is stored in the second register 32 again.

상기 제2 레지스터(32)에 저장되는 데이타에 다시 오버 플로우가 발생하면 오버 플로우 신호(OF2)가 인에이블되어 제2 레지스터(32)와 인크리먼터(33) 간의 접속 상태를 끊어주고, 동시에 상기 오버 플로우 신호(OF2)가 제어 블록(34)에 전달되어 제어 블록(34)의 출력신호인 펄스 폭 변조신호(PWM)의 로직 상태를 다시 변화시킨다.If overflow occurs again in the data stored in the second register 32, the overflow signal OF2 is enabled to break the connection state between the second register 32 and the incrementer 33, and at the same time The overflow signal OF2 is transmitted to the control block 34 to change the logic state of the pulse width modulation signal PWM which is the output signal of the control block 34 again.

상기한 동작과정을 되풀이하면서 제어 블록(34)은 펄스 폭 변조신호(PWM)를 출력하게 된다.The control block 34 outputs a pulse width modulation signal PWM while repeating the above-described operation.

제4도는 본 고안에 의한 펄스 폭 변조신호의 출력 파형을 도시한 것이다.4 shows an output waveform of a pulse width modulated signal according to the present invention.

입력된 데이타의 전체 비트가 모두 ‘1’의 로직 값을 가지면 오버 플로우가 발생한 것으로 가정하고, 입력된 8비트 데이타가 01인 경우를 예를 들어 설명하면, 우선 제어 블록(34)의 출력(PWM)이 하이인 상태에서 초기에 인크리먼터(33)에 전달된 데이타가 제1 레지스터(31)의 출력인 01이면 인크리먼터(33)에서는 입력된 데이타를 오버 플로우가 발생할 때까지 255T(T : 카운팅 주기)동안 카운팅하여 상기 제1 레지스터(31)에 재 저장한다. 이때 제어 블록(34)의 출력(PWM)은 하이상태를 유지하게 된다.If all bits of the input data have a logic value of '1', it is assumed that an overflow has occurred. For example, when the input 8-bit data is 01, for example, the output of the control block 34 (PWM) will be described. ) Is high, and if the data initially transmitted to the incrementer 33 is 01, which is the output of the first register 31, the incrementer 33 may return 255T (T) until the overflow occurs. Counting during the counting cycle) and re-storing in the first register 31. At this time, the output PWM of the control block 34 is kept high.

상기 255T 시간이 경과하여 제1 레지스터(31)에 재 저장되는 데이타에 오버플로우가 발생하면 오버 플로우 감지신호(OF1)가 인에이블되어 제1 레지스터(31)와 인크리먼터(33) 간의 접속이 단절되고, 상기 인에이블된 오버 플로우 감지신호(OF1)에의해 제어 블록(34)의 출력(PWM)은 로우 상태로 로직 변환을 한다.If the overflow occurs in the data re-stored in the first register 31 after the 255T time has elapsed, the overflow detection signal OF1 is enabled and the connection between the first register 31 and the incrementer 33 is lost. The output PWM of the control block 34 is logic-lowed by the disconnected and enabled overflow detection signal OF1.

상기 제1 레지스터(31)의 오버 플로우가 발생하여 제1 레지스터(31)와 인크리먼터(33)간의 접속이 단절되면 01의 반전 데이타가 저장된 제2 레지스터(32)의 출력 FE가 인크리먼터(33)에 전달되어 다시 오버 플로우가 발생될 때까지 카운팅 동작을 하게 되는데 이때는 T 후에 바로 오버 플로우가 발생하므로 오버 플로우를 감지한 신호(OF2)에 의해 T 시간 후에 제2 레지스터(32)와 인크리먼터(33)의 접속이 단절되며, 이때 제어 블록(34)의 출력(PWM)은 오버 플로우 감지신호(OF2)에 의해 제4도(b)에 도시된 바와 같이 다시 하이 상태로 로직 변환을 한다.When the overflow of the first register 31 occurs and the connection between the first register 31 and the incrementer 33 is disconnected, the output FE of the second register 32 storing the inverted data of 01 is increased. The counting operation is performed until the overflow occurs again to the 33. In this case, since the overflow occurs immediately after the T, the second register 32 is connected to the second register 32 after the T time by the signal OF2 that detects the overflow. The connection of the receiver 33 is disconnected, and at this time, the output PWM of the control block 34 performs a logic transition back to a high state by the overflow detection signal OF2 as shown in FIG. do.

마찬가지로, 8 비트 데이타가 FF인 경우는 상기 01인 경우와 정반대이므로 그 출력 파형이 제4도(g)에 도시된 바와 같이 제4도(b)의 경우와 정반대가 된다.Similarly, the case where 8-bit data is FF is the opposite of the case of 01, so the output waveform is the opposite of the case of FIG. 4 (b) as shown in FIG.

나머지 데이타의 경우도 상기와 마찬가지 논리로 설명될 수 있다.The rest of the data can be described with the same logic as above.

즉, 입력되는 비트 데이타가 어떠한 값을 갖느냐에 따라 본 고안의 디지탈/아날로그 변환기의 출력은 주기가 각각 다른 펄스 폭 변조신호로 출력된다.That is, according to the value of the input bit data, the output of the digital / analog converter of the present invention is output as a pulse width modulation signal having a different period.

이상에서 설명한 본 고안의 디지탈/아날로그 변환기는 간단한 디지탈 회로로 구현되어 디지탈 코드를 펄스 폭 변조하게 되므로, 구성 회로가 간단하여 하나의 칩에 직접화될 수 있는 효과가 있다.Since the digital-to-analog converter of the present invention described above is implemented as a simple digital circuit to pulse width modulate the digital code, the configuration circuit is simple and can be directly applied to one chip.

Claims

In the (correction) digital / analog converter that converts a digital signal into an analog signal,

First and second storage means for storing digital data inputted through a data line and its inverted data as respective inputs, restoring data that changes at each sampling period, and outputting an overflow signal when an overflow occurs; (31,32),

Incrementing means (33) connected to said first and second storage means (31,32) for incrementing data output from said first and second storage means to supply incremented data to said storage means;

A control means 34 for inputting respective overflow signals output from the first and second storage means 31 and 32, and outputting a pulse width modulated signal whose logic state changes to the overflow signal; Digital / analog converter.

(Correction) The method according to claim 1,

The overflow signal is generated when data input to the first and second storage means (31, 32) have the same logic state for each bit.

(Correction) The method according to claim 1,

And said incrementing means (33) is disconnected from said overflowing memory means when an overflow signal occurs in said first and second memory means.