KR100255657B1 - Low-power high-voltage inverter - Google Patents
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Abstract
Description
제1도는 종래의 고전압구동회로의 인버터의 회로도.1 is a circuit diagram of an inverter of a conventional high voltage drive circuit.
제2도는 종래의 고전압 인버터의 구동시 형성되는 전류경로가 형성되는 것을 보인 그래프.2 is a graph showing that a current path formed when a conventional high voltage inverter is driven is formed.
제3도는 본 발명의 저전력 고전압 인버터의 상세 회로도.3 is a detailed circuit diagram of a low power high voltage inverter of the present invention.
제4도는 본 발명의 전압구동회로의 각부의 신호의 파형을 나타낸 도면.4 is a diagram showing waveforms of signals of respective parts of the voltage driving circuit of the present invention.
제5도는 본 발명의 저전력 고전압 인버터의 구동시 형성되는 전압반전곡선을 보인 그래프.5 is a graph showing a voltage inversion curve formed when the low power high voltage inverter of the present invention is driven.
본 발명은 인버터에 관한 것으로, 특히 고전압 구동회로에 사용시 전력손실을 차단하는 저전력 고전압 인버터에 관한 것이다.The present invention relates to an inverter, and more particularly, to a low power high voltage inverter that blocks power loss when used in a high voltage driving circuit.
인버터란 1입력 1출력의 회로로, 입력단자의 전위가 “로우”일 때 출력단자의 전위는 “하이”로, 입력단자가 “하이”일 때 출력이 “로우”가 되는 것을 말한다.An inverter is a circuit of one input and one output. When the potential of the input terminal is "low", the potential of the output terminal is "high", and the output is "low" when the input terminal is "high".
고전압 구동회로에 사용되는 인버터는 상기 입ㆍ출력되는 신호가 고전압을 갖는 것으로, 제1도는 종래의 고전압 인버터의 회로도이다.In the inverter used in the high voltage driving circuit, the input and output signals have a high voltage, and FIG. 1 is a circuit diagram of a conventional high voltage inverter.
종래의 고전압 인버터는 상기 제1도에 도시한 바와 같이 일방의 단자가 전원(V)에 접속되고 타방단자는 전원출력단자(O)와 접속되어 게이트로 인가되는 입력신호에 따라 전원을 출력하는 피모스트랜지스터(11) 및 일방의 단자가 전원출력단자(O)와 접속되고 타방 단자는 접지와 접속되어 게이트로 인가되는 입력신호에 따라 전원출력단자(O)를 접지와 접속하는 엔모스트랜지스터(12)로 구성된다.In the conventional high voltage inverter, as shown in FIG. 1, one terminal is connected to the power supply V, and the other terminal is connected to the power supply output terminal O to output power according to an input signal applied to the gate. The MOS transistor 12 which connects the MOS transistor 11 and one terminal to the power output terminal O, and the other terminal is connected to ground, and connects the power output terminal O to ground in accordance with an input signal applied to the gate. It is composed of
상기 구성에 따른 종래의 고전압 인버터의 구동은 신호입력단자(I)로 입력되는 입력신호가 “로우”일 경우 상기 피모스트랜지스터(11)는 “온”되고 엔모스트랜지스터(12)는 “오프”되어 전원입력단자(V)와 출력단자(O) 사이에 경로가 형성되어 전원이 출력되고, 상기 인가되는 입력신호가 “하이”일 경우 상기 피모스트랜지스터(11)는 “오프”되고 엔모스트랜지스터(12)는 “온”되어 전원출력단자(O)가 접지와 접속되어 전원의 출력을 차단하는 방법으로 구현된다.In the conventional high voltage inverter driving according to the above configuration, when the input signal input to the signal input terminal I is “low”, the PMOS transistor 11 is “on” and the n-MOS transistor 12 is “off”. And a path is formed between the power input terminal V and the output terminal O so that the power is output. When the applied input signal is “high”, the PMOS transistor 11 is “off” and the MOS transistor (12) is “on” so that the power output terminal (O) is connected to the ground to implement the method of blocking the output of the power supply.
제2도는 종래의 고전압 인버터의 구동시 형성되는 전류경로가 형성되는 것을 보인 그래프이다.2 is a graph showing that a current path formed when the conventional high voltage inverter is driven is formed.
제2도에 보인 바와 같이 두 트랜지스터를 통해 전환되는 전압이 고전압인 관계로 전압의 반전에 따른 전압의 상승과 하강이 일어나는 구간이 상당이 큰 시간간격(t1, t2)으로 나타나고 이 시간간격(t1, t2)내에서는 두 트랜지스터가 동시에 동작하는 상태가 되어 입력전압과 접지간에 전류경로가 형성되어 불필요한 전력의 소모가 발생되는 것이다.As shown in FIG. 2, since the voltage switched through the two transistors is a high voltage, a period in which the voltage rises and falls due to the voltage inversion occurs as a large time interval (t 1 , t 2 ) and this time interval In (t 1 , t 2 ), two transistors operate simultaneously, and a current path is formed between the input voltage and the ground, causing unnecessary power consumption.
상기 종래의 방법에 의한 고전압 인버터는 상기 입력신호의 전위차가 작은 경우에는 전위가 반전될 때 전위가 상승되는 시간과 하강하는 시간이 짧게 형성되어 상기 두 트랜지스터(11,12)가 “온”, “오프”되는 순간 상기 전원입력단자(V)와 접지 사이에 경로가 형성되는 시간이 짧아 전원손실이 적으나, 전위차가 큰 경우에는 전위가 반전될 때 전위가 상승되는 시간과 하강하는 시간이 길게 형성되어 상기 두 트랜지스터(11,12)가 “온”, “오프”되는 순간 상기 전원입력단자(V)와 접지 사이에 경로가 형성되는 시간이 길어져 전력손실이 발생되는 문제점이 있다.In the high voltage inverter according to the conventional method, when the potential difference of the input signal is small, the time when the potential rises and the time when the potential is reversed are shortened, so that the two transistors 11 and 12 are “on”, “ When the power is turned off, the path between the power supply input terminal V and the ground is short, so the power loss is small. However, when the potential difference is large, the time when the potential rises and the time when the potential is reversed are long. As a result, when the two transistors 11 and 12 are turned “on” and “off”, a time for forming a path between the power input terminal V and the ground becomes long, resulting in a power loss.
상기 문제점을 해결하기 위하여 본 발명의 목적은 각 트랜지스터를 구동하는 두 신호를 소정의 시간차를 갖게 하여 불필요한 전력소모가 없는 저전력 고전압 인버터를 제공하는 데 있다.SUMMARY OF THE INVENTION In order to solve the above problems, an object of the present invention is to provide a low power high voltage inverter without unnecessary power consumption by having a predetermined time difference between two signals for driving each transistor.
상기 목적을 달성하기 위하여 본 발명의 저전력 고전압 인버터는 신호입력단자로 입력되는 입력신호에 따라 구동되어 전원입력단자와 접속된 일방의 단자로 입력되는 전원을 전원출력단자로 출력하는 제1트랜지스터; 상기 신호입력단자로 입력되는 입력신호에 따라 구동되어 상기 전원출력단자를 접지와 접속하는 제2트랜지스터; 상기 입력신호를 이용하여, 상기 입력신호에 비해 소정시간 지연되고, 상기 제1트랜지스터를 게이팅하는 제1구동신호를 발생하는 제1신호형성수단; 및 상기 입력신호를 이용하여, 상기 입력신호에 비해 소정시간 지연되고, 상기 제2트랜지스터를 게이팅하는 제2구동신호를 발생하는 제2신호형성수단을 구비하고, 상기 제1 및 제2구동신호는 각각 상기 제2 및 제1신호형성수단으로 입력되는 것을 특징으로 한다.In order to achieve the above object, the low power high voltage inverter of the present invention includes a first transistor driven according to an input signal input to a signal input terminal and outputting power input to one terminal connected to the power input terminal; A second transistor driven according to an input signal input to the signal input terminal to connect the power output terminal to ground; First signal forming means using the input signal, delaying a predetermined time with respect to the input signal, and generating a first driving signal for gating the first transistor; And second signal forming means for generating a second driving signal that is delayed by a predetermined time with respect to the input signal by using the input signal, and wherein the first and second driving signals are generated. The second and first signal forming means are respectively input.
이하, 첨부된 도면을 참조로 하여 본 발명의 저전력 고전압 인버터의 일 실시예를 좀더 상세히 설명하고자 한다.Hereinafter, an embodiment of a low power high voltage inverter of the present invention will be described in detail with reference to the accompanying drawings.
제3도는 본 발명의 저전력 고전압 인버터의 상세 회로도이다.3 is a detailed circuit diagram of the low power high voltage inverter of the present invention.
본 발명이 저전력 고전압 인버터는 상기 제3도에 도시한 바와 같이 신호입력단자(I), 전원입력단자(V), 전원출력단자(O), 제1트랜지스터(31), 제2트랜지스터(32) 및 신호지연수단(33)을 구비한다. 상기 제1트랜지스터(31)는 상기 신호입력단자(I)로 입력되는 입력신호에 따라 구동되어 상기 전원입력단자(V)와 접속된 일방의 단자로 입력되는 전원을 상기 전원출력단자(O)로 출력한다. 제2트랜지스터(32)는 상기 신호입력단자(I)로 입력되는 입력신호에 따라 구동되어 상기 전원출력단자(O)를 접지와 접속한다.In the low power high voltage inverter of the present invention, as shown in FIG. 3, the signal input terminal I, the power input terminal V, the power output terminal O, the first transistor 31, and the second transistor 32 are shown in FIG. And signal delay means (33). The first transistor 31 is driven according to an input signal input to the signal input terminal I to supply power input to one terminal connected to the power input terminal V to the power output terminal O. Output The second transistor 32 is driven according to an input signal input to the signal input terminal I to connect the power output terminal O to ground.
상기 신호지연수단(33)은 상기 신호입력단자(I)로 입력되는 입력신호를 이용하여, 상기 입력신호에 비해 각각 소정시간 지연되고, 상기 제1 및 제2트랜지스터(31, 32)를 게이팅하는 제1 및 제2구동신호를 발생한다.The signal delay unit 33 delays a predetermined time with respect to the input signal by using an input signal input to the signal input terminal I, and gates the first and second transistors 31 and 32. The first and second drive signals are generated.
상기 제1트랜지스터(31)는 피모스트랜지스터로 구성되고, 상기 제2트랜지스터(32)는 엔모스트랜지스터로 구성되고, 이들은 바이폴라 트랜지스터로 구성가능한 것은 자명하다.It is apparent that the first transistor 31 is composed of a PMOS transistor, and the second transistor 32 is composed of an NMOS transistor, and these may be constituted by bipolar transistors.
상기 신호지연수단(33)은 상기 신호입력단자(I)로 입력되는 입력신호를 이용하여, 상기 입력신호에 비해 소정시간 지연되고, 상기 제1트랜지스터(31)를 게이팅하는 제1구동신호를 발생하는 제1신호형성수단(331)과 상기 신호입력단자(I)로 입력되는 입력신호를 이용하여, 상기 입력신호에 비해 소정시간 지연되고, 상기 제2트랜지스터(32)를 게이팅하는 제2구동신호를 발생하는 제2신호형성수단(332)을 구비한다. 상기 제1 및 제2 구동신호는 각각 상기 제2 및 제1신호형성수단(332, 331)으로 입력된다.The signal delay unit 33 generates a first driving signal that is delayed by a predetermined time compared to the input signal by using the input signal input to the signal input terminal I and gates the first transistor 31. A second driving signal which is delayed for a predetermined time compared to the input signal by using the first signal forming means 331 and the input signal input to the signal input terminal I, and gates the second transistor 32. And second signal forming means 332 for generating. The first and second driving signals are input to the second and first signal forming means 332 and 331, respectively.
상기 제1신호형성수단(331)은 상기 입력신호와 상기 제2구동신호가 모두 “로우”일 때만 상기 제1트랜지스터(31)를 구동하는 상기 제1구동신호를 발생하고, 상기 입력신호와 상기 제2구동신호중 하나라도 “하이”이면, 상기 제1트랜지스터(31)를 “오프”하는 상기 제1구동신호를 발생한다. 상기 제2신호형성수단(332)은 상기 입력신호와 상기 제1구동신호가 모두 “하이”일 때만 상기 제2트랜지스터(32)를 구동하는 상기 제2구동신호를 발생하고, 상기 입력신호와 상기 제1구동신호중 하나라도 “로우”이면, 상기 제2트랜지스터(32)를 “오프”하는 상기 제2구동신호를 발생한다.The first signal forming means 331 generates the first driving signal for driving the first transistor 31 only when both the input signal and the second driving signal are "low", and the input signal and the If any one of the second drive signals is "high", the first drive signal for "off" the first transistor 31 is generated. The second signal forming means 332 generates the second driving signal for driving the second transistor 32 only when both the input signal and the first driving signal are “high”, and the input signal and the If any one of the first drive signals is "low", the second drive signal for turning off the second transistor 32 is generated.
상기 제1 및 제2신호형성수단(331, 332)의 구성을 살펴보면, 상기 제1신호형성수단(331)은 상기 신호입력단자(I)로 입력되는 입력신호를 반전하기 위한 제1인버터(333), 상기 제2 구동신호를 반전하기 위한 제2인버터(334), 상기 제1 및 제2인버터(333, 334)에 의해 반전된 두 신호를 부정논리곱하기 위한 제1부정논리곱수단(335), 및 상기 제1부정논리곱수단(335)의 출력신호를 위상보상하여 출력하기 위한 제1전송게이트(336)를 구비한다.Looking at the configuration of the first and second signal forming means (331, 332), the first signal forming means 331 is a first inverter 333 for inverting the input signal input to the signal input terminal (I) ), A first negative logic means 335 for negative logic multiplying the two signals inverted by the first and second inverters 334 and 334 for inverting the second driving signal. And a first transmission gate 336 for phase compensating and outputting the output signal of the first negative logical multiplication means 335.
상기 제2신호형성수단(332)은 상기 신호입력단자(I)로 입력되는 입력신호 및 상기 제1구동신호를 부정논리곱하여 출력하기 위한 제2부정논리곱수단(337), 상기 제2부정논리곱수단(337)으로부터 공급되는 신호를 위상보상하여 출력하기 위한 제2전송게이트(338), 및 상기 제2전송게이트(338)의 신호를 반전하여 출력하기 위한 제3인버터(339)를 구비한다.The second signal forming means 332 is a second negative logic means 337 and the second negative logic for negatively multiplying and outputting an input signal input to the signal input terminal I and the first driving signal. A second transmission gate 338 for phase-compensating and outputting the signal supplied from the multiplying means 337, and a third inverter 339 for inverting and outputting the signal of the second transmission gate 338. .
상기 제1전송게이트(336)는 제4 및 제5인버터(341, 342)를 구비하고, 상기 제2전송게이트(338)는 제6 및 제7인버터(343, 344)를 구비한다.The first transfer gate 336 includes fourth and fifth inverters 341 and 342, and the second transfer gate 338 includes sixth and seventh inverters 343 and 344.
제4도는 본 발명의 전압구동회로의 각부의 신호의 파형을 나타낸 도면이다.4 is a diagram showing waveforms of signals of respective parts of the voltage driving circuit of the present invention.
이는 상기 제4도에 도시한 바와 같이 상기 신호입력단자(I)를 통해 입력되는 입력신호(41), 상기 신호지연수단(33)의 제1신호형성수단(331)에 의해 발생되고 제1트랜지스터(31)를 게이팅하는 제1구동신호(42), 상기 신호지연수단(33)의 제2신호형성수단(332)에 의해 발생되고 제2트랜지스터(32)를 게이팅하는 제2구동신호(43), 및 상기 출력단자(O)를 통해 출력되는 출력신호(44)를 보인 것이다.This is generated by the first signal forming means 331 of the signal delay means 33, the input signal 41 input through the signal input terminal I, as shown in FIG. The second drive signal 43 generated by the first drive signal 42 to gate 31 and the second signal formation means 332 of the signal delay means 33 to gate the second transistor 32. , And shows the output signal 44 output through the output terminal (O).
제5도는 본 발명의 저전력 고전압 인버터의 구동시 형성되는 전압반전곡선을 보인 그래프이다.5 is a graph showing a voltage inversion curve formed when the low power high voltage inverter of the present invention is driven.
제5도에 보인 바와 같이 본 발명의 저전력 고전압 인버터의 구동은 상기 두 트랜지스터를 입력신호에 따라 순차적으로 구동하므로 전압의 반전에 따른 전압상승과 하강이 일어나는 구간이 순차적으로 다르게 형성되어 전류경로가 차단되는 것을 보인 것이다.As shown in FIG. 5, the low-power high-voltage inverter of the present invention drives the two transistors sequentially according to an input signal, so that a section in which a voltage rise and fall occurs sequentially according to an inversion of the voltage is sequentially cut off. It seemed to be.
상기 구성에 따른 본 발명의 저전력 고전압 인버터를 좀더 상세히 설명하고자 한다.It will be described in more detail the low power high voltage inverter of the present invention according to the above configuration.
상기 제4도의 상기 신호입력단자(I)로 입력되는 입력신호가 “로우”에서 “하이”로 반전되면 상기 제1인버터(333)는 입력신호(“하이”)를 반전하여 출력(“로우”)하고 상기 제2인버터(334)는 상기 제2구동신호(“로우”)를 반전하여 출력(“하이”)한다. 상기 제1부정논리곱수단(335)은 상기 두 인버터(333, 334)의 두 신호(“로우”, “하이”)를 부정논리곱하여 출력하고 출력된 신호(“하이”)는 상기 제1전송게이트(336)를 통해 위상보상되어 출력되어 상기 제1트랜지스터(31)를 “오프”한다. 이때, 상기 제1구동신호(“하이”)는 상기 제4도에 도시한 바와 같이 입력신호(41)에 소정기간(d1)이 지연되어 발생된다. 상기 발생된 제1구동신호(“하이”)에 의해 제1트랜지스터(31)가 “오프”되고 이 순간 제2구동신호가 “로우”상태이므로 상기 제2트랜지스터(32) 역시 “오프”상태이다. 이후, 상기 제2부정논리곱수단(337)은 상기 제1구동신호(“하이”)와 입력신호(“하이”)를 부정논리곱한 신호(“로우”)를 출력하고 출력된 신호(“로우”)는 상기 제2신호보상수단(338)을 통해 위상보상되어 출력되고 상기 제3인버터(339)는 상기 신호(“로우”)를 반전하여 제2구동신호(“하이”)를 출력하고 이 신호(“하이”)에 의해 제2트랜지스터(32)가 구동된다.When the input signal input to the signal input terminal I of FIG. 4 is inverted from "low" to "high", the first inverter 333 inverts the input signal ("high") and outputs the output ("low"). The second inverter 334 inverts the second driving signal "low" and outputs it ("high"). The first negative logical means 335 negatively multiplies two signals (“low” and “high”) of the two inverters 333 and 334 and outputs the output signal (“high”) to the first transmission. The phase compensation is performed through the gate 336 to “off” the first transistor 31. At this time, the first driving signal "high" is generated by delaying a predetermined period d 1 of the input signal 41 as shown in FIG. Since the first transistor 31 is “off” by the generated first drive signal (“high”) and the second drive signal is “low” at this moment, the second transistor 32 is also in the “off” state. . Thereafter, the second negative logical unit 337 outputs a signal (“low”) that is a negative logical product of the first driving signal (“high”) and the input signal (“high”) and outputs the output signal (“low”. ”) Is phase-compensated through the second signal compensating means 338, and the third inverter 339 inverts the signal (“ low ”) to output a second drive signal (“ high ”). The second transistor 32 is driven by the signal "high".
이때, 상기 제2구동신호는 상기 제4도에 도시한 바와 같이 상기 제1구동신호(42)와 소정지연시간(d2)을 갖고 발생되므로 상기 두 트랜지스터(31, 32)에 의해 형성되는 전류경로를 차단하는 것이다.In this case, the second driving signal is generated with the first driving signal 42 and the predetermined delay time d 2 , as shown in FIG. 4, so that the currents formed by the two transistors 31 and 32 are generated. To block the path.
상기 입력신호가 “하이”에서 “로우”로 반전되면 상기 제2부정논리곱수단(337)은 상기 제1구동신호(“하이”)와 입력신호(“로우”)를 부정논리곱한 신호(“하이”)를 출력하고 상기 출력된 신호(“하이”)는 상기 제3인버터(339)를 통해 “로우”로 출력되고 이 신호(“로우”)에 의해 상기 제2트랜지스터(32)가 “오프”된다. 이때, 상기 제1구동신호는 “하이”이므로 상기 제1트랜지스터(31)는 “오프”상태이다.When the input signal is inverted from "high" to "low", the second negative logical multiplier 337 negatively multiplies the first driving signal "high" and the input signal "low" (" High ”and the output signal (“ high ”) is output“ low ”through the third inverter 339 and the second transistor 32 is“ off ”by this signal (“ low ”). "do. At this time, since the first driving signal is "high", the first transistor 31 is in an "off" state.
다음 상기 제1인버터(333)는 입력신호(“로우”)를 반전하여 출력(“하이”)하고 상기 제2인버터(334)는 상기 제2구동신호(“로우”)를 반전하여 출력한다. 상기 출력된 신호(“로우”)는 제1전송게이트(336)를 통해 제1구동신호(“로우”)로 발생되어 상기 제1트랜지스터(31)를 구동하게 된다. 상기 동작에 따른 입력신호(41)는 상기 제1구동신호(42)와 d1+d2의 시간차를 갖게된다.Next, the first inverter 333 inverts and outputs the input signal "low"("high"), and the second inverter 334 inverts and outputs the second drive signal ("low"). The output signal “low” is generated as a first driving signal “low” through the first transfer gate 336 to drive the first transistor 31. The input signal 41 according to the operation has a time difference between the first drive signal 42 and d 1 + d 2 .
따라서, 본 발명의 저전력 고전압 인버터는 인버터를 구성하는 두 트랜지스터를 구동하는 두 신호에 소정의 시간차를 갖게 하여 순차적으로 구동하므로써, 전력소모를 최소화하는 현저한 효과가 있다.Therefore, the low-power high-voltage inverter of the present invention has a significant effect of minimizing power consumption by sequentially driving the two signals that drive the two transistors constituting the inverter with a predetermined time difference.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 예를 들면, 본 명세서에서는 신호지연수단(33)이 부정논리곱수단 및 인버터로 구성되었다. 그러나 신호지연수단(33)은 다른 연산소자 및 지연소자의 결합으로도 구성될 수 있다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.Although the present invention has been described with reference to the embodiments shown in the drawings, these are merely exemplary, and those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. For example, in the present specification, the signal delay means 33 is constituted by a negative logical means and an inverter. However, the signal delay means 33 may also consist of a combination of other computing elements and delay elements. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.
Claims (8)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930006803A KR100255657B1 (en) | 1993-04-22 | 1993-04-22 | Low-power high-voltage inverter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930006803A KR100255657B1 (en) | 1993-04-22 | 1993-04-22 | Low-power high-voltage inverter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR940025184A KR940025184A (en) | 1994-11-19 |
| KR100255657B1 true KR100255657B1 (en) | 2000-05-01 |
Family
ID=19354328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019930006803A KR100255657B1 (en) | 1993-04-22 | 1993-04-22 | Low-power high-voltage inverter |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100255657B1 (en) |
-
1993
- 1993-04-22 KR KR1019930006803A patent/KR100255657B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR940025184A (en) | 1994-11-19 |
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