KR100255149B1 - Repair fuse control circuit - Google Patents

Repair fuse control circuit

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KR100255149B1 KR1019970043835A KR19970043838A KR100255149B1 KR 100255149 B1 KR100255149 B1 KR 100255149B1 KR 1019970043835 A KR1019970043835 A KR 1019970043835A KR 19970043838 A KR19970043838 A KR 19970043838A KR 100255149 B1 KR100255149 B1 KR 100255149B1
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Abstract

PURPOSE: A memory circuit having a latch structure is provided to prevent failed data from being output to an output terminal, by initializing an output node stably of each flag cell at first by connecting a dummy cell to the output node. CONSTITUTION: The circuit includes: a latch circuit(17) which is constituted with a pair of flag cells(11,12) and a pair of PMOS transistors(P11,P12), and has the first and the second output node(K11,K12); a control voltage generating circuit(16) outputting a voltage in a high state when a power supply voltage(Vcc) is ramped up and outputting a voltage in a low state when a normal power supply voltage is maintained; and an initialization unit to initialize the first and the second output node according to an output of the control voltage generating circuit.

Description

래치구조를 갖는 기억 회로Memory circuit with latch structure

본 발명은 래치구조를 갖는 기억 회로에 관한 것으로, 특히 메모리셀을 이용해 영구적으로 데이터를 안정되게 저장할 수 있도록 한 기억 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory circuit having a latch structure, and more particularly, to a memory circuit capable of stably storing data permanently using memory cells.

제1도는 종래의 래치구조를 갖는 기억 회로도로서, 플래그 셀(1 및 2) 및 PMOS 트랜지스터(P1 및 P2)에 의해 래치 회로(4)가 구성되게 된다. 두 개의 셀이 병렬 접속된 제1플래그 셀(1)의 출력인 제1노드(K1)와 제2플래그 셀(2)의 출력인 제2노드(K2)의 각 전위는 사용된 셀들의 전류 비율에 따라 초기(initial)상태로 래치(latch)되게 된다. 이후, 상기 제1 및 제2플래그 셀(1 및 2)에 기억된 데이터에 의해 상기 제1노드(K1) 및 제2노드(K2)가 로우(Low) 또는 하이(High) 상태로 래치되게 된다. 상기 래치된 데이터는 인버터(3)를 통해 출력단자(Vout)로 출력되게 된다.1 is a memory circuit diagram having a conventional latch structure, in which a latch circuit 4 is constituted by flag cells 1 and 2 and PMOS transistors P1 and P2. Each potential of the first node K1, which is the output of the first flag cell 1 in which two cells are connected in parallel, and the second node K2, which is the output of the second flag cell 2, is the current ratio of the cells used. As a result, the latch is latched to an initial state. Thereafter, the first node K1 and the second node K2 are latched in a low or high state by data stored in the first and second flag cells 1 and 2. . The latched data is output to the output terminal Vout through the inverter 3.

예를 들어, 제1플래그 셀(1)이 프로그램 되고, 제2플래그 셀(2)이 소거 상태라고 가정하면, 상기 제1노드(K1)는 하이 상태, 제2노드(K2)는 로우 상태로 래치되게 된다. 따라서, 출력단자(Vout)의 전위는 하이 상태로 된다.For example, assuming that the first flag cell 1 is programmed and the second flag cell 2 is in an erased state, the first node K1 is in a high state and the second node K2 is in a low state. Will be latched. Therefore, the potential of the output terminal Vout goes high.

반대로, 제1플래그 셀(1)은 소거 상태, 제2플래그 셀(2)은 프로그램 되었다고 가정하면, 출력단자(Vout)의 전위는 로우 상태로 된다.On the contrary, assuming that the first flag cell 1 is in an erased state and the second flag cell 2 is programmed, the potential of the output terminal Vout becomes low.

그러나, 이러한 종래의 기억 회로는 파워-업(Power up), 고온(Hot temp.) 또는 상기 제1 및 제2노드(K1 및 K2)를 통해 흐르는 누설 전류(Leakage current)에 의해 각각의 플래그 셀에 저장된 데이터와 관계없이 상기 제1 및 제2노드(K1 및 K2)의 전위는 불안정한 상태로 된다. 이로 인해 출력단자(Vout)로 불량 데이터가 출력되는 단점이 있다.However, these conventional memory circuits each flag cell by power up, hot temp or leakage current flowing through the first and second nodes K1 and K2. Regardless of the data stored therein, the potentials of the first and second nodes K1 and K2 are in an unstable state. As a result, bad data is output to the output terminal Vout.

따라서, 본 발명은 플래그 셀 각각의 출력 노드에 콘트롤 전압 발생회로의 출력인 저전위 검출 신호(LVcc)를 입력으로 하는 더미 셀을 각각 접속 구성하여 초기에 플래그 셀 각각의 출력 노드를 안정되게 초기화 함으로써, 상술한 단점을 해결할 수 있는 래치구조를 갖는 기억 회로를 제공하는 데 그 목적이 있다.Therefore, according to the present invention, the dummy cells which input the low potential detection signal LVcc, which is the output of the control voltage generation circuit, are respectively connected to the output nodes of the flag cells, thereby stably initializing the output nodes of each of the flag cells. It is an object of the present invention to provide a memory circuit having a latch structure that can solve the above-described disadvantages.

상술한 목적을 달성하기 위한 본 발명은 한쌍의 플래그 셀 및 한쌍의 PMOS 트랜지스터에 의해 구성되며, 제1 및 제2출력노드를 갖는 래치 회로와, 전원전압이 램프-업 될 때 하이 상태의 전압을 출력하고, 정상적인 전원전압이 유지될 때 로우 상태의 전압을 출력 하는 콘트롤 전압 발생회로와, 상기 콘트롤 전압 발생회로의 출력에 따라 상기 제1 및 제2출력노드를 초기화 시키기 위한 초기화 수단을 포함하여 구성된 것을 특징으로 한다.The present invention for achieving the above object is composed of a pair of flag cells and a pair of PMOS transistor, the latch circuit having a first and second output node, and a high state voltage when the power supply voltage is ramped up A control voltage generation circuit for outputting a low voltage when the normal power supply voltage is maintained, and initialization means for initializing the first and second output nodes according to the output of the control voltage generation circuit. It is characterized by.

제1도는 종래의 래치구조를 갖는 기억 회로도.1 is a memory circuit diagram having a conventional latch structure.

제2도는 본 발명에 따른 래치구조를 갖는 기억 회로도.2 is a memory circuit diagram having a latch structure according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

11,12 : 플래그 셀 13 : 인버터11,12 flag cell 13 inverter

14,15 : 더미 셀 16 : 콘트롤 전압 발생회로14,15: dummy cell 16: control voltage generation circuit

17 : 래치 회로17: latch circuit

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

제2도는 본 발명에 따른 래치구조를 갖는 기억 회로도이다.2 is a memory circuit diagram having a latch structure according to the present invention.

한쌍의 플래그 셀(11 및 12) 및 PMOS트랜지스터(P11 및 P12)에 의해 크로스 커플 래치(17)가 구성되고, 상기 플래그 셀(11 및 12) 각각의 출력 노드(K11 및 K12)에는 콘트롤 전압 발생회로(16)의 출력인 저전위 검출 신호(LVcc)를 입력으로 하는 제1 및 제2더미(Dummy) 셀(14 및 15)이 각각 접속 구성되게 된다. 여기서 콘트롤 전압 발생회로(16)의 출력인 저전위 검출 신호(LVcc)는 전원전압(Vcc)이 램프-업(Ramp-up)될 때 하이 상태의 전압으로 되고, 일정시간이 경과하여 정상적인 전원전압(Vcc)으로 되었을 때 로우 상태의 전압을 천이 된다.A cross couple latch 17 is formed by a pair of flag cells 11 and 12 and PMOS transistors P11 and P12, and a control voltage is generated at the output nodes K11 and K12 of each of the flag cells 11 and 12, respectively. The first and second dummy cells 14 and 15, which input the low potential detection signal LVcc which is the output of the circuit 16, are connected to each other. Here, the low potential detection signal LVcc, which is the output of the control voltage generation circuit 16, becomes a high state voltage when the power supply voltage Vcc is ramped up, and after a predetermined time, the normal power supply voltage When it reaches (Vcc), the voltage in the low state is shifted.

예를 들어, 래치 회로(17)의 제1 및 제2플래그 셀(11 및 12)이 모두 UV상태(소거 상태)이고, 전원전압(Vcc)의 상승 속도가 느린 경우, 콘트롤 전압 발생회로(16)의 출력인 저전위 검출 신호(LVcc)는 하이 상태로 된다. 이때, 상기 저전위 검출 신호(LVcc)를 입력으로 하는 제1 및 제2더미 셀(14 및 15)이 턴온되어 초기에 상기 제1 및 제2플래그 셀(11 및 12) 각각의 출력 노드(K11 및 K12)는 로우 상태로 초기화 된다. 이후, 일정시간이 경과하여 전원전압(Vcc)이 정상적인 전원전압(Vcc)으로 되면 더미 셀(14 및 15)은 턴오프 되고, 예를 들어 제1플래그 셀(11)이 프로그램 되고, 제2플래그 셀(12)이 소거 상태라고 가정하면, 상기 제1노드(K11)는 하이 상태, 제2노드(K12)는 로우 상태로 래치되게 된다. 따라서, 출력단자(Vout)의 전위는 하이 상태로 된다.For example, when the first and second flag cells 11 and 12 of the latch circuit 17 are both in the UV state (erased state) and the rising speed of the power supply voltage Vcc is slow, the control voltage generating circuit 16 The low potential detection signal LVcc, which is an output of C1, becomes high. At this time, the first and second dummy cells 14 and 15, which take the low potential detection signal LVcc as inputs, are turned on to initially output nodes K11 of each of the first and second flag cells 11 and 12. And K12) are initialized to a low state. Thereafter, when the power supply voltage Vcc becomes the normal power supply voltage Vcc after a predetermined time, the dummy cells 14 and 15 are turned off, for example, the first flag cell 11 is programmed, and the second flag Assuming the cell 12 is in an erased state, the first node K11 is latched high and the second node K12 is latched low. Therefore, the potential of the output terminal Vout goes high.

반대로, 제1플래그 셀(11)은 소거 상태, 제2플래그 셀(12)은 프로그램 되었다고 가정하면, 출력단자(Vout)의 전위는 로우 상태로 된다.On the contrary, assuming that the first flag cell 11 is in an erased state and the second flag cell 12 is programmed, the potential of the output terminal Vout becomes low.

즉, 초기에 저전압 검출 신호(LVcc)를 입력으로 하는 제1 및 제2더미 셀(14 및 15)이 턴온되어 상기 두 노드(K11 및 K12)는 접지전압(Vss)으로 강제로 초기화 된다. 이후, 저전위 검출 신호(LVcc)가 로우 상태로 되어 이를 입력으로 하는 제1 및 제2더미 셀(14 및 15)이 턴오프 되더라도, 상기 플래그 셀(11 및 12)들의 데이터에 의해 상기 제1 및 제2노드(K11 및 K12)에는 안정 된 데이터가 래치되게 된다.That is, the first and second dummy cells 14 and 15 which initially receive the low voltage detection signal LVcc are turned on and the two nodes K11 and K12 are forcibly initialized to the ground voltage Vss. Subsequently, even when the low potential detection signal LVcc goes low and the first and second dummy cells 14 and 15 which input the low potential detection signal LVcc are turned off, the first and second dummy cells 14 and 15 are turned off by the data of the flag cells 11 and 12. And stable data is latched to the second nodes K11 and K12.

한편, 상기 제1플래그 셀(11)과 제1더미 셀(14)이 프로그램 되고, 전원전압(Vcc)의 상승으로 저전압 검출 신호(LVcc)가 하이 상태 일 때, 상기 제1더미 셀(14)이 프로그램 된 셀 이기 때문에 전류의 흐름 양이 상당히 작고 제2더미 셀(16)은 UV 상태(소거 상태)이므로 전류의 흐름 양이 크게되어, 상기 제1노드(K11)의 전위는 하이 상태로 되는 반면, 제2노드(K12)는 로우 상태로 래치되게 된다. 상기 래치된 데이터는 인버터(13)를 통해 출력단자(Vout)로 출력되게 된다.Meanwhile, when the first flag cell 11 and the first dummy cell 14 are programmed and the low voltage detection signal LVcc is high due to the increase in the power supply voltage Vcc, the first dummy cell 14 Since this is a programmed cell, the flow amount of the current is considerably small and the second dummy cell 16 is in the UV state (erased state), so the flow amount of the current is increased, so that the potential of the first node K11 becomes high. On the other hand, the second node K12 is latched in the low state. The latched data is output to the output terminal Vout through the inverter 13.

상술한 구성을 갖는 기억 회로는 플래쉬 메모리셀에서 불량난 어레이 셀(array cell)의 어드레스를 기억하는 기억소자 또는 프로텍션(protection) 여부를 기억 하는 프로텍션 회로 및 특정 데이터를 영구히 기억시키기 위한 기억소자에 사용된다.The memory circuit having the above-described configuration is used in a memory device for storing an address of a defective array cell in a flash memory cell or a protection circuit for storing protection or not, and a memory device for permanently storing specific data. do.

상술한 바와 같이 본 발명에 의하면 플래그 셀 각각의 출력 노드에 콘트롤 전압 발생회로의 출력인 저전위 검출 신호(LVcc)를 입력으로 하는 더미 셀을 각각 접속 구성함으로써, 원하는 데이터를 안정되게 래치할 수 있는 탁월한 효과가 있다.As described above, according to the present invention, the dummy cells having the low potential detection signal LVcc, which is the output of the control voltage generation circuit, are respectively connected to the output nodes of the flag cells, whereby desired data can be stably latched. Excellent effect

Claims (2)

한쌍의 플래그 셀 및 한쌍의 PMOS트랜지스터에 의해 구성되며, 제1 및 제2출력노드를 갖는 래치 회로와, 전원전압이 램프-업 될 때 하이 상태의 전압을 출력하고, 정상적인 전원전압이 유지될 때 로우 상태의 전압을 출력 하는 콘트롤 전압 발생회로와, 상기 콘트롤 전압 발생회로의 출력에 따라 상기 제1 및 제2출력노드를 초기화 시키기 위한 초기화 수단을 포함하여 구성된 것을 특징으로 하는 래치 구조를 갖는 기억 회로.A latch circuit having a pair of flag cells and a pair of PMOS transistors, the latch circuit having first and second output nodes, outputs a high voltage when the power supply voltage is ramped up, and maintains a normal power supply voltage. And a control voltage generation circuit for outputting a low voltage and initialization means for initializing the first and second output nodes according to the output of the control voltage generation circuit. . 제1항에 있어서, 상기 초기화 수단은 상기 각각의 플래그 셀에 병렬접속되는 제1 및 제2더미 셀로 구성된 것을 특징으로 하는 래치구조를 갖는 기억 회로.A memory circuit having a latch structure as claimed in claim 1, wherein said initialization means comprises first and second dummy cells connected in parallel to said respective flag cells.
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