KR100251227B1 - Method for stacking layer on the edge of wafer - Google Patents

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Abstract

PURPOSE: A method for forming layers near an edge of a wafer is provided to improve yield of devices by optimizing the dimension of an exposed region near the edge. CONSTITUTION: In the method, the first pattern(102) is formed on the wafer(100) by the first photolithographic process, and then the second pattern(106) is formed thereon by the second photolithographic process. Particularly, the dimension(a,b) of the exposed region near the edge of the wafer(100) is determined so that the second pattern(106) may be always formed within the first pattern area. In a case where the first pattern is an insulating layer(102) having contact holes(104) and the second pattern is a conductive layer(106), the distance(b) from the edge of the wafer(100) to the insulating layer(102) is not greater than the distance from the edge of the wafer(100) to the conductive layer(106). In another case where the first pattern is a conductive layer and the second pattern is an insulating layer, the distance from the wafer edge to the first pattern is not smaller than the distance from the wafer edge to the second pattern.

Description

웨이퍼 엣지에서의 막질 적층 방법Film deposition method at wafer edge

본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 웨이퍼의 엣지부분에 위치된 칩들에 적층되는 각 층들의 엣지 노출 웨이퍼(edge exposed wafer; 이하 "EEW"라 한다) 값을 최적화하여 소자의 수율을 향상시킬 수 있는 반도체 장치의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to optimize an edge exposed wafer ("EEW") value of each layer stacked on chips located at an edge portion of a wafer. The manufacturing method of the semiconductor device which can improve the yield of this is related.

회로 패턴의 미세화가 계속되고, LSI가 고밀도, 고집적화됨에 따라 먼지(particle)나 금속 불순물 등으로 대표되는 미세 오염 (micro-contamination)이 제품의 수율과 신뢰성에 큰 영향을 미치게 되었다. 이 때문에 초 LSI공정의 청정화의 중요성이 한층 높아지고 있다. 각 제조 공정에서 웨이퍼에 부착되는 먼지 수의 추이를 보면, 초 LSI 공정은 그 모두가 먼지(뿐 아니라 각종오염)의 발생 원인이며 전 공정에 걸쳐서 웨이퍼의 표면을 청정하게 보존하는 것이 수율 향상의 키 포인트가 되고 있다.As circuit patterns continue to become finer and LSI becomes more dense and highly integrated, micro-contamination, which is represented by particles or metal impurities, has a great effect on product yield and reliability. For this reason, the importance of ultra clean LSI process is increasing. In terms of the number of dusts attached to the wafer in each manufacturing process, the ultra-LSI process is the source of all dust (as well as various pollution), and the preservation of the wafer surface throughout the entire process is the key to improving yield. It becomes the point.

특히, 소자가 고집적화됨에 따라 매우 미세한 먼지에도 수율의 변화가 점점 더 커지게 되었고, 칩의 사이즈가 커짐에 따라 웨이퍼의 엣지에 위치하는 칩의 수율이 전체 수율에 큰 영향을 미치고 있다. 이에 따라, 상기 웨이퍼의 엣지에서 일어나고 있는 수율 저하의 원인을 파악하고 개선시킬 수 있는 소위, 웨이퍼 엣지 엔지니어링(wafer edge engineering)이 절실히 요구되고 있는 실정이다.In particular, as the device is highly integrated, the yield change is increased even with very fine dust, and as the size of the chip increases, the yield of the chip located at the edge of the wafer has a great influence on the overall yield. Accordingly, there is an urgent need for so-called wafer edge engineering, which can identify and improve the cause of the yield decrease occurring at the edge of the wafer.

웨이퍼 엣지 엔지니어링이란 웨이퍼의 엣지에서 발생하는 각종 불량을 연구하는 것으로, 그 대표적인 것이 엣지 노출 웨이퍼(edge exposed wafer; EEW)를 이용하는 것이다. 상기 EEW란 사진 공정시 웨이퍼의 엣지에서 일정 거리만큼 포토레지스트막을 식각해 낼 때 상기 거리를 나타내는 용어이다. 즉, 웨이퍼의 엣지에서 EEW에 의해 일정 거리만큼 포토레지스트막이 제거되기 때문에, 후속하는 식각 공정에서 상기 웨이퍼의 엣지에서는 특별한 패턴의 형성없이 노출된 층들이 모두 식각되어 버린다. 따라서, 실제 공정 패턴은 웨이퍼의 엣지로부터 상기 EEW의 값만큼 떨어진 거리에서 형성되게 된다.Wafer edge engineering is to study various defects occurring at the edge of a wafer, and the representative one is to use an edge exposed wafer (EEW). The EEW is a term indicating the distance when the photoresist film is etched by a predetermined distance at the edge of the wafer during the photolithography process. That is, since the photoresist film is removed by the EEW at a certain distance from the edge of the wafer, all the exposed layers are etched at the edge of the wafer without the formation of a special pattern in the subsequent etching process. Thus, the actual process pattern is formed at a distance away from the edge of the wafer by the value of the EEW.

종래에는 공정을 진행함에 따라 웨이퍼의 엣지에 적층되는 각 층들에서의 EEW 값을 임의로 설정하기 때문에, 각종 먼지 및 각종 공정 상의 문제가 웨이퍼의 엣지에서 EEW의 사이에 해당하는 구간에서 주로 발생하고 있다.Conventionally, since the EEW value in each layer laminated on the edge of the wafer is arbitrarily set as the process proceeds, various dusts and various process problems occur mainly in the section corresponding to the EEW at the edge of the wafer.

따라서, 본 발명의 목적은 웨이퍼의 엣지에 적층되는 각 층들의 EEW 값을 최적화하여 소자의 수율을 향상시킬 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.Accordingly, an object of the present invention is to provide a method of manufacturing a semiconductor device capable of improving the yield of the device by optimizing the EEW value of each layer stacked on the edge of the wafer.

본 발명의 다른 목적은 도전층의 리프팅 또는 폭발을 방지하여 웨이퍼의 엣지 또는 근방에 위치한 칩의 수율을 개선하는 제조방법을 제공함에 있다.Another object of the present invention is to provide a manufacturing method for improving the yield of the chip located at or near the edge of the wafer by preventing the lifting or explosion of the conductive layer.

도 1은 본 발명의 제1 실시예에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.1 is a cross-sectional view for explaining a method for manufacturing a semiconductor device according to the first embodiment of the present invention.

도 2는 본 발명의 제2 실시예에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.2 is a cross-sectional view illustrating a method of manufacturing a semiconductor device in accordance with a second embodiment of the present invention.

도 3은 본 발명의 제3 실시예에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.3 is a cross-sectional view illustrating a method of manufacturing a semiconductor device in accordance with a third embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100, 200, 300 : 웨이퍼 102, 204 : 절연층100, 200, 300: wafer 102, 204: insulating layer

104 : 콘택홀104: contact hole

106, 202, 302, 304 : 도전층106, 202, 302, 304: conductive layer

상기 목적을 달성하기 위하여 본 발명은, 웨이퍼 상에 포토레지스트를 이용한 제1 사진 공정을 이용하여 제1 패턴을 형성하는 단계와, 상기 제1 패턴이 형성된 결과물 상에 포토레지스트를 이용한 제2 사진 공정을 이용하여 제2 패턴을 형성하는 단계를 구비하며, 상기 각각의 사진 공정에서 웨이퍼의 엣지로부터 포토레지스트가 없는 영역까지의 거리는 상기 제1 패턴이 형성된 영역에 항상 상기 제2 패턴이 형성될 수 있는 값으로 결정하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.In order to achieve the above object, the present invention, forming a first pattern using a first photo process using a photoresist on the wafer, and a second photo process using a photoresist on the resultant formed the first pattern And forming a second pattern using the second pattern, wherein the distance from the edge of the wafer to the region without the photoresist may be always formed in the region where the first pattern is formed. It provides the manufacturing method of the semiconductor device characterized by determining by the value.

또한, 상기 목적을 달성하기 위하여 본 발명은, 웨이퍼 상에 포토레지스트를 이용한 제1 사진 공정을 이용하여 콘택홀을 형성하는 단계와, 상기 콘택홀이 형성된 결과물 상에 포토레지스트를 이용한 제2 사진 공정으로 도전층 패턴을 형성하는 단계를 구비하며, 상기 웨이퍼의 엣지로부터 포토레지스트가 없는 영역까지의 거리는 상기 도전층 패턴을 형성하기 위한 제2 사진 공정에서보다 상기 콘택홀을 형성하기 위한 제1 사진 공정에서의 값이 더 작거나 같게 하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.In addition, in order to achieve the above object, the present invention, forming a contact hole using a first photo process using a photoresist on the wafer, and a second photo process using a photoresist on the resultant formed contact hole And forming a conductive layer pattern, wherein a distance from an edge of the wafer to a region free of photoresist is a first photo process for forming the contact hole than in a second photo process for forming the conductive layer pattern. Provided is a method for manufacturing a semiconductor device, characterized in that the value at is smaller or equal.

바람직하게는, 상기 도전층 패턴은 라인(line) 모양 또는 섬(island) 모양으로 형성한다.Preferably, the conductive layer pattern is formed in a line shape or an island shape.

상기 콘택홀을 형성하는 단계는, 웨이퍼의 상부에 절연층을 형성하는 단계; 및 포토레지스트를 이용한 제1 사진 공정으로 상기 절연층을 식각함으로써 콘택홀을 형성하는 단계를 포함한다.The forming of the contact hole may include forming an insulating layer on the wafer; And forming a contact hole by etching the insulating layer in a first photographic process using a photoresist.

또한, 상기 목적을 달성하기 위하여 본 발명은, 웨이퍼 상에 포토레지스트를 이용한 제1 사진 공정을 이용하여 제1 막질을 패터닝하는 단계와, 상기 결과물 상에 포토레지스트를 이용한 제2 사진 공정을 이용하여 제2 막질을 패터닝하는 단계를 구비하며, 상기 웨이퍼의 엣지로부터 포토레지스트가 없는 영역까지의 거리는 상기 제1 막질을 패터닝하기 위한 제1 사진 공정에서보다 상기 제2 막질을 패터닝하기 위한 제2 사진 공정에서의 값이 더 작거나 같게 하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.In addition, in order to achieve the above object, the present invention, by using a first photographing process using a photoresist on a wafer patterning the first film quality, and using the second photo process using a photoresist on the resultant Patterning a second film quality, wherein a distance from an edge of the wafer to an area free of photoresist is a second photo process for patterning the second film quality than in a first photo process for patterning the first film quality Provided is a method for manufacturing a semiconductor device, characterized in that the value at is smaller or equal.

바람직하게는, 상기 제1 막질을 도전층이고 상기 제2 막질은 절연층이다. 또한, 상기 제1 막질은 제1 도전층이고 상기 제2 막질은 제2 도전층일 수 있다.Preferably, the first film is a conductive layer and the second film is an insulating layer. The first film may be a first conductive layer, and the second film may be a second conductive layer.

상술한 바와 같이 본 발명에 의하면, 웨이퍼 상에 막질을 적층하고 상기 막질을 패터닝하는 사진 공정들이 연속적으로 실시되는 반도체 장치의 제조 방법에 있어서, 각각의 사진 공정에서 웨이퍼의 엣지로부터 포토레지스트가 없는 영역까지의 거리는 후속 공정에서 형성되는 막질 패턴이 이전 공정에서 형성된 막질 패턴이 형성된 영역에 항상 형성될 수 있는 값으로 결정한다. 따라서, 웨이퍼의 엣지에서는 후속 공정에서 형성되는 패턴이 이전 공정에서 형성되어진 패턴 영역에 항상 존재하게 되므로, 상기 웨이퍼의 엣지에 위치한 칩의 수율을 향상시킬 수 있다.As described above, according to the present invention, in the method of manufacturing a semiconductor device in which photolithography processes are carried out in which a film quality is laminated on a wafer and patterned, the photoresist-free region from the edge of the wafer in each photolithography process. The distance to is determined by the value that the film quality pattern formed in the subsequent process can always be formed in the region where the film quality pattern formed in the previous process is formed. Therefore, at the edge of the wafer, since the pattern formed in the subsequent process is always present in the pattern region formed in the previous process, the yield of the chip located at the edge of the wafer can be improved.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 제1 실시예에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.1 is a cross-sectional view for explaining a method for manufacturing a semiconductor device according to the first embodiment of the present invention.

도 1을 참조하면, 실리콘 기판(웨이퍼)(100)의 상부에 절연층(102)을 증착한 후, 제1 사진 공정을 통해 상기 절연층(102)의 상부에 제1 포토레지스트막(도시하지 않음)를 형성한다. 이어서, 상기 제1 포토레지스트막을 식각 마스크로 사용하여 상기 절연층(102)을 식각함으로써, 상기 기판(100)의 도전성 부위를 노출시키는 콘택홀(104)을 형성한다. 여기서, 상기 콘택홀(104)을 형성하기 위한 제1 사진 공정의 EEW 값, 즉 웨이퍼의 엣지로부터 상기 제1 포토레지스트막이 없는 영역까지의 거리를 "b"로 표시하였다.Referring to FIG. 1, after depositing an insulating layer 102 on a silicon substrate (wafer) 100, a first photoresist film (not shown) is formed on the insulating layer 102 through a first photographic process. Not formed). Subsequently, the insulating layer 102 is etched using the first photoresist film as an etching mask to form a contact hole 104 exposing the conductive portion of the substrate 100. Here, the EEW value of the first photolithography process for forming the contact hole 104, that is, the distance from the edge of the wafer to the region where the first photoresist film is absent, is indicated by "b".

다음에, 상기 제1 포토레지스트막을 제거한 후, 결과물의 상부에 도전층(106)을 증착하고 상기 도전층(106)을 제2 포토레지스트막(도시하지 않음)을 이용한 제2 사진 공정으로 패터닝한다. 따라서, 상기 도전층(106)은 상기 콘택홀(104)을 통해 기판(100)의 도전성 부위에 접속된다. 이때, 상기 기판(100)의 도전성 부위는 기판(100)의 표면에 형성된 불순물 확산층일 수 있고, 상기 기판(100)의 상부에 형성된 도전체 구조물일 수도 있다. 예를 들어, 상기 도전층(106)이 캐패시터의 스토리지 전극이면 상기 기판(100)의 도전성 부위는 트랜지스터의 소오스 영역이 된다. 여기서, 상기 도전층(106)을 패터닝하기 위한 제2 사진 공정의 EEW 값, 즉 웨이퍼의 엣지로부터 상기 제2 포토레지스트막이 없는 영역까지의 거리를 "a"로 표시하였다.Next, after removing the first photoresist film, a conductive layer 106 is deposited on the resultant, and the conductive layer 106 is patterned by a second photo process using a second photoresist film (not shown). . Accordingly, the conductive layer 106 is connected to the conductive portion of the substrate 100 through the contact hole 104. In this case, the conductive portion of the substrate 100 may be an impurity diffusion layer formed on the surface of the substrate 100, or may be a conductor structure formed on the substrate 100. For example, if the conductive layer 106 is a storage electrode of a capacitor, the conductive portion of the substrate 100 becomes a source region of the transistor. Here, the EEW value of the second photolithography process for patterning the conductive layer 106, that is, the distance from the edge of the wafer to the region free of the second photoresist film, is indicated by "a".

따라서, 본 발명의 제1 실시예에 의하면, 콘택홀(104)을 형성하기 위한 제1 사진 공정의 EEW 값(b)이 도전층(106)을 패터닝하기 위한 제2 사진 공정의 EEW 값(a)보다 같거나 작게 함으로써 상기 도전층 패턴(106)이 있는 곳에 항상 콘택홀(104)이 존재한다. 상기 형성된 콘택홀(104)에 의해 도전층 (106)은 견고하게 고정되어지므로 후속의 세정공정시 리프팅이 일어날 확률이 작다. 따라서, 리프팅에 의해 도전체가 웨이퍼상의 파티클로서 작용할 수 있는 가능성이 적어 웨이퍼의 엣지에 위치한 칩의 수율이 향상되는 요인이 발생된다.Therefore, according to the first embodiment of the present invention, the EEW value (b) of the first photolithography process for forming the contact hole 104 is the EEW value (a) of the second photolithography process for patterning the conductive layer 106. The contact hole 104 is always present where the conductive layer pattern 106 is present by being smaller than or equal to). Since the conductive layer 106 is firmly fixed by the formed contact hole 104, there is a small probability of lifting during the subsequent cleaning process. Therefore, the lifting causes less possibility that the conductor can act as a particle on the wafer, which causes a factor of improving the yield of the chip located at the edge of the wafer.

도 2는 본 발명의 제2 실시예에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.2 is a cross-sectional view illustrating a method of manufacturing a semiconductor device in accordance with a second embodiment of the present invention.

도 2를 참조하면, 실리콘 기판(웨이퍼)(200)의 상부에 도전층(202)을 증착한 후, 제1 포토레지스트막(도시하지 않음)을 이용한 제1 사진 공정을 통해 상기 도전층(202)을 패터닝한다. 여기서, 상기 도전층(202)을 패터닝하기 위한 제1 사진 공정의 EEW 값, 즉 웨이퍼의 엣지로부터 상기 제1 포토레지스트막이 없는 영역까지의 거리를 "h"로 표시하였다.Referring to FIG. 2, after depositing a conductive layer 202 on a silicon substrate (wafer) 200, the conductive layer 202 is formed through a first photolithography process using a first photoresist film (not shown). Pattern). Here, the EEW value of the first photolithography process for patterning the conductive layer 202, that is, the distance from the edge of the wafer to the region where the first photoresist film is absent is indicated by "h".

다음에, 상기 제1 포토레지스트막을 제거한 후, 결과물의 상부에 절연층(204)을 증착하고 상기 절연층(204)을 제2 포토레지스트막(도시하지 않음)을 이용한 제2 사진 공정으로 패터닝한다. 예를 들어, 상기 도전층(202)은 금속 배선층이고 상기 절연층(204)은 비어 홀(via hole)을 갖는 절연층이다. 여기서, 상기 절연층(204)을 패터닝하기 위한 제2 사진 공정의 EEW 값, 즉 웨이퍼의 엣지로부터 상기 제2 포토레지스트막이 없는 영역까지의 거리를 "g 로 표시하였다. 만약, 여기서, 상기 절연층(204)을 식각하는 동안에 그 하부의 도전층(202)이 노출되는 경우, 상기 도전층(202)이 접지되어 있지 않을 때는 차아징 현상에 의해 상기 도전층(202)이 폭발할 수 있다. 또한, 이와 같이 도전층(202)이 노출되면 후속하는 세정 공정시 세정조(cleaning bath)의 오염 및 각종 먼지가 상기 도전층(202)이 노출된 부위에 유입된다. 본 실시예에서는 상기한 바와 같이 EEW 값들을 설정하였기 때문에, 상기 절연층(204)이 그 하부의 도전층(202)을 보호하므로 상기 도전층(202)이 폭발되는 현상이 방지된다.Next, after removing the first photoresist film, an insulating layer 204 is deposited on the resultant, and the insulating layer 204 is patterned by a second photo process using a second photoresist film (not shown). . For example, the conductive layer 202 is a metal wiring layer and the insulating layer 204 is an insulating layer having a via hole. Here, the EEW value of the second photolithography process for patterning the insulating layer 204, that is, the distance from the edge of the wafer to the region free of the second photoresist film is denoted by "g. If the lower conductive layer 202 is exposed during the etching of 204, the conductive layer 202 may explode due to a charging phenomenon when the conductive layer 202 is not grounded. As such, when the conductive layer 202 is exposed, contamination and various dusts from a cleaning bath are introduced into the exposed portion of the conductive layer 202 during the subsequent cleaning process. Since the EEW values are set, the insulating layer 204 protects the conductive layer 202 underneath, thereby preventing the conductive layer 202 from being exploded.

따라서, 본 발명의 제2 실시예에 의하면, 절연층(204)을 형성하기 위한 제2 사진 공정의 EEW 값(g)이 도전층(202)을 패터닝하기 위한 제1 사진 공정의 EEW 값(h)보다 같거나 작게 함으로써 상기 도전층 패턴(202)이 있는 곳에 항상 절연층 패턴(204)이 존재하여 차아징 현상에 의한 폭발이 방지된다. 그러므로, 웨이퍼의 엣지에 위치한 칩의 수율이 향상된다.Therefore, according to the second embodiment of the present invention, the EEW value g of the second photolithography process for forming the insulating layer 204 is the EEW value h of the first photolithography process for patterning the conductive layer 202. By being equal to or smaller than), the insulating layer pattern 204 is always present where the conductive layer pattern 202 is located, thereby preventing explosion due to charging. Therefore, the yield of chips located at the edge of the wafer is improved.

도 3은 본 발명의 제3 실시예에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.3 is a cross-sectional view illustrating a method of manufacturing a semiconductor device in accordance with a third embodiment of the present invention.

도 3을 참조하면, 실리콘 기판(웨이퍼)(300)의 상부에 제1 도전층(302)을 증착한 후, 제1 포토레지스트막(도시하지 않음)을 이용한 제1 사진 공정을 통해 상기 제1 도전층(302)을 패터닝한다. 여기서, 상기 제1 도전층(302)을 패터닝하기 위한 제1 사진 공정의 EEW 값, 즉 웨이퍼의 엣지로부터 상기 제1 포토레지스트막이 없는 영역까지의 거리를 "l"로 표시하였다.Referring to FIG. 3, after depositing the first conductive layer 302 on the silicon substrate (wafer) 300, the first photo process is performed using a first photoresist film (not shown). The conductive layer 302 is patterned. Here, the EEW value of the first photolithography process for patterning the first conductive layer 302, that is, the distance from the edge of the wafer to the region free of the first photoresist film is indicated by "l".

다음에, 상기 제1 포토레지스트막을 제거한 후, 결과물의 상부에 제2 도전층(304)을 증착하고 상기 제2 도전층(304)을 제2 포토레지스트막(도시하지 않음)을 이용한 제2 사진 공정으로 패터닝한다. 예를 들어, 상기 제1 도전층(302)은 캐패시터의 스토리지 전극이고 상기 제2 도전층(304)은 캐패시터의 플레이트 전극이다. 여기서, 상기 제2 도전층(304)을 패터닝하기 위한 제2 사진 공정의 EEW 값, 즉 웨이퍼의 엣지로부터 상기 제2 포토레지스트막이 없는 영역까지의 거리를 "k"로 표시하였다. 상기 도 2의 경우와 유사하게, 여기서, 상기 제2 도전층(304)을 식각하는 동안에 그 하부의 제1 도전층(302)이 노출되는 경우, 상기 제2 도전층(304)이 접지되어 있지 않을 때는 차아징 현상에 의해 상기 제1 도전층(302)이 폭발할 수 있다. 도 3에 따른 본 실시예에서는 상기한 바와 같이 EEW 값들을 설정하였기 때문에, 상기 제1 도전층(302)이 폭발되는 현상이 원천적으로 방지된다.Next, after removing the first photoresist film, the second conductive layer 304 is deposited on the resultant and the second conductive layer 304 is a second photo using a second photoresist film (not shown). Pattern to process For example, the first conductive layer 302 is a storage electrode of a capacitor and the second conductive layer 304 is a plate electrode of a capacitor. Here, the EEW value of the second photolithography process for patterning the second conductive layer 304, that is, the distance from the edge of the wafer to the region free of the second photoresist film is indicated by "k". Similar to the case of FIG. 2, where the second conductive layer 302 is exposed during etching of the second conductive layer 304, the second conductive layer 304 is not grounded. If not, the first conductive layer 302 may explode by charging. In the present embodiment according to FIG. 3, since the EEW values are set as described above, an explosion of the first conductive layer 302 may be prevented.

따라서, 본 발명의 제3 실시예에 의하면, 제2 도전층(304)을 형성하기 위한 제2 사진 공정의 EEW 값(k)이 제1 도전층(302)을 패터닝하기 위한 제1 사진 공정의 EEW 값(l)보다 같거나 작게 함으로써 상기 제1 도전층 패턴(302)이 있는 곳에 항상 제2 도전층 패턴(304)이 존재하여, 차아징 현상에 의한 제1 도전층 패턴(302)의 폭발이 방지된다. 그러므로, 웨이퍼의 엣지 또는 근방에 위치한 칩의 수율이 향상된다.Thus, according to the third embodiment of the present invention, the EEW value k of the second photolithography process for forming the second conductive layer 304 is equal to that of the first photolithography process for patterning the first conductive layer 302. The second conductive layer pattern 304 always exists where the first conductive layer pattern 302 is present by being less than or equal to the EEW value l, so that the explosion of the first conductive layer pattern 302 due to charging phenomenon occurs. This is avoided. Therefore, the yield of chips located at or near the edge of the wafer is improved.

상술한 바와 같이 본 발명에 의하면, 도전층의 리프팅 또는 폭발을 방지하여 웨이퍼의 엣지 또는 근방에 위치한 칩의 수율을 향상시킬 수 있다.According to the present invention as described above, it is possible to prevent the lifting or explosion of the conductive layer to improve the yield of the chip located at or near the edge of the wafer.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.As described above, although described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified without departing from the spirit and scope of the invention described in the claims below. And can be changed.

Claims (7)

웨이퍼 상에 포토레지스트를 이용한 제1 사진 공정을 이용하여 제1 패턴을 형성하는 단계와,Forming a first pattern on the wafer using a first photo process using photoresist, 상기 제1 패턴이 형성된 결과물 상에 포토레지스트를 이용한 제2 사진 공정을 이용하여 제2 패턴을 형성하는 단계를 구비하며,Forming a second pattern using a second photo process using a photoresist on the resultant having the first pattern formed thereon; 상기 각각의 사진 공정에서 웨이퍼의 엣지로부터 포토레지스트가 없는 영역까지의 거리는 상기 제1 패턴이 형성된 영역에 항상 상기 제2 패턴이 형성될 수 있는 값으로 결정하는 것을 특징으로 하는 반도체 장치의 제조 방법.And the distance from the edge of the wafer to the region free of photoresist in each of the photolithography processes is determined as a value at which the second pattern can be formed in the region where the first pattern is formed. 웨이퍼 상에 포토레지스트를 이용한 제1 사진 공정을 이용하여 콘택홀을 형성하는 단계와,Forming a contact hole on the wafer using a first photo process using a photoresist; 상기 콘택홀이 형성된 결과물 상에 포토레지스트를 이용한 제2 사진 공정으로 도전층 패턴을 형성하는 단계를 구비하며,Forming a conductive layer pattern on a resultant in which the contact hole is formed by a second photo process using photoresist; 상기 웨이퍼의 엣지로부터 포토레지스트가 없는 영역까지의 거리는 상기 도전층 패턴을 형성하기 위한 제2 사진 공정에서보다 상기 콘택홀을 형성하기 위한 제1 사진 공정에서의 값이 더 작거나 같게 하는 것을 특징으로 하는 반도체 장치의 제조 방법.The distance from the edge of the wafer to the region free of photoresist may be less than or equal to the value in the first photolithography process for forming the contact hole than in the second photolithography process for forming the conductive layer pattern. The manufacturing method of the semiconductor device. 제1항에 있어서, 상기 도전층 패턴은 라인 모양 또는 섬 모양으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.The method of claim 1, wherein the conductive layer pattern is formed in a line shape or an island shape. 제1항에 있어서, 상기 콘택홀을 형성하는 단계는,The method of claim 1, wherein the forming of the contact hole comprises: 웨이퍼의 상부에 절연층을 형성하는 단계; 및Forming an insulating layer on top of the wafer; And 포토레지스트를 이용한 제1 사진 공정으로 상기 절연층을 식각함으로써 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.Forming a contact hole by etching the insulating layer in a first photolithography process using a photoresist. 웨이퍼 상에 포토레지스트를 이용한 제1 사진 공정을 이용하여 제1 막질을 패터닝하는 단계와,Patterning the first film quality on the wafer using a first photographic process using photoresist; 상기 결과물 상에 포토레지스트를 이용한 제2 사진 공정을 이용하여 제2 막질을 패터닝하는 단계를 구비하며,Patterning a second film quality on the resultant using a second photo process using a photoresist; 상기 웨이퍼의 엣지로부터 포토레지스트가 없는 영역까지의 거리는 상기 제1 막질을 패터닝하기 위한 제1 사진 공정에서보다 상기 제2 막질을 패터닝하기 위한 제2 사진 공정에서의 값이 더 작거나 같게 하는 것을 특징으로 하는 반도체 장치의 제조 방법.The distance from the edge of the wafer to the region without photoresist is such that the value in the second photolithography process for patterning the second film quality is less than or equal to that in the first photolithography process for patterning the first film quality. A manufacturing method of a semiconductor device. 제5항에 있어서, 상기 제1 막질을 도전층이고 상기 제2 막질은 절연층인 것을 특징으로 하는 반도체 장치의 제조 방법.6. The method of manufacturing a semiconductor device according to claim 5, wherein the first film is a conductive layer and the second film is an insulating layer. 제5항에 있어서, 상기 제1 막질은 제1 도전층이고 상기 제2 막질은 제2 도전층인 것을 특징으로 하는 반도체 장치의 제조 방법.The method of manufacturing a semiconductor device according to claim 5, wherein the first film quality is a first conductive layer and the second film quality is a second conductive layer.
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