KR100250661B1 - Circuit for detecting alarm generation and release for slave board - Google Patents

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Abstract

PURPOSE: A circuit for detecting an alarm generated and released in a slave board is provided to act quickly with respect to an alarm signal generated from a particular salve board by allowing a master board to manage an alarm generated and released in each slave board in real-time. CONSTITUTION: A D flip-flop(101) receives an alarm signal to detect an alarm generated and released state in the corresponding slave board. A logic element(103) detects whether an alarm generated and released signal has been transmitted. A D flip-flop(104) sends a result detected by the logic element(103). A logic element(110) notifies that the alarm generated and released state has been detected And in that case, a processor(120) presets the D flip-flop(104). A D flip-flop(102) latches an alarm state information transmitted from the D flip-flop(101).

Description

슬레이브보드의 알람발생 및 해제 검출회로{CIRCUIT FOR DETECTING ALARM GENERATION AND RELEASE FOR SLAVE BOARD}Alarm generation and release detection circuit of slave board {CIRCUIT FOR DETECTING ALARM GENERATION AND RELEASE FOR SLAVE BOARD}

본 발명은 하나의 마스터(Master)보드와 적어도 1개의 슬레이브(Slave)보드 구조를 갖는 시스템에 관한 것으로서, 특히, 마스터보드가 슬레이브보드의 알람신호 발생 및 해제에 대하여 실시간 처리가 가능하도록 알람신호를 검출하는 슬레이브보드의 알람발생 및 해제 검출회로에 관한 것이다.The present invention relates to a system having a structure of one master board and at least one slave board, and in particular, an alarm signal is provided so that the master board can process in real time the alarm signal generation and release of the slave board. The present invention relates to an alarm generation and release detection circuit of a slave board to detect.

마스터보드와 적어도 1개의 슬레이브보드 구조를 갖는 시스템으로는 여러 가지가 있을 수 있으나, 대표적인 예로 교환기를 들 수 있다. 교환기는 크게 상위프로세서와 하위프로세서 구조로 프로세서를 구분하여 운용하고 있는데, 일반적으로 상위프로세서를 마스터보드로 하위프로세서를 슬레이브보드로 볼 수 있다. 이와 같이 마스터보드와 슬레이브보드에 해당되는 다수의 프로세서보드들을 구비하고 있는 교환기 운용시, 슬레이브보드에 해당되는 프로세서로부터 발생되는 알람신호에 대하여 마스터보드에 해당되는 프로세서가 실시간 처리를 하지 못함으로 인하여 슬레이브보드의 알람 발생 또는 해제 상태에 대해 신속한 조치를 취하지 못하는 문제가 있었다.There may be various systems having a master board and at least one slave board structure, but a representative example is an exchanger. The exchange is divided into two types of processors, the upper processor and the lower processor. Generally, the upper processor can be viewed as the master board and the lower processor as the slave board. As described above, when an exchange is provided with a plurality of processor boards corresponding to the master board and the slave board, the slave signal is not processed in real time by the processor corresponding to the master board for the alarm signal generated from the processor corresponding to the slave board. There was a problem that could not take quick action on alarm or clear status of board.

본 발명은 상술한 결점을 개선하기 위하여 안출한 것으로서, 마스터보드와 적어도 1개의 슬레이브보드 구조를 갖는 시스템에 있어서 슬레이브보드의 알람 발생 및 해제상태를 나타내는 알람신호를 실시간으로 검출하여 마스터보드내의 프로세서로 제공할 수 있는 슬레이브보드의 알람 발생 및 해제 검출회로를 제공하는 데 그 목적이 있다.The present invention has been made to solve the above-described drawbacks, and in a system having a master board and at least one slave board structure, an alarm signal indicating an alarm occurrence and release state of the slave board is detected in real time to a processor in the master board. An object of the present invention is to provide an alarm generation and release detection circuit of a slave board that can be provided.

상기 목적을 달성하기 위하여 본 발명에 따른 슬레이브 보드의 알람발생 및 해제 검출회로는, 적어도 1개 이상의 슬레이브보드를 하나의 마스터보드에서 관리하도록 구성된 시스템에 있어서, 해당 슬레이브보드로부터 발생되는 알람신호를 시스템클럭에 동기되어 수신하는 알람신호 수신부; 알람신호 수신부의 출력신호와 알람신호 수신부의 입력신호를 배타적으로 논리합하여 해당 슬레이브보드의 알람발생 및 해제상태를 검출하는 제 1 검출부; 및 제 1 검출부에서 출력되는 신호에 동기되어 해당 슬레이브보드의 알람발생 및 해제 검출신호를 마스터보드의 프로세서로 전송하는 검출결과 전송부를 포함하는 알람발생 및 해제검출수단을 슬레이브보드당 하나씩 구비하는 것을 특징으로 한다.In order to achieve the above object, the alarm generation and release detection circuit of the slave board according to the present invention is a system configured to manage at least one or more slave boards in one master board, and generates an alarm signal generated from the slave board. An alarm signal receiving unit receiving in synchronization with a clock; A first detector configured to exclusively combine an output signal of the alarm signal receiver and an input signal of the alarm signal receiver to detect an alarm occurrence and a release state of a corresponding slave board; And alarm detection and release detection means for each slave board, the alarm generation and release detection means including a detection result transmission unit for transmitting an alarm generation and release detection signal of the corresponding slave board to a processor of the master board in synchronization with a signal output from the first detection unit. It is done.

도 1은 본 발명에 따른 슬레이브보드의 알람발생 및 해제 검출회로를 구비한 장치의 블럭도이고,1 is a block diagram of a device having an alarm generation and release detection circuit of a slave board according to the present invention;

도 2는 도 1에 도시된 알람발생 및 해제검출수단의 동작 타이밍도이다.2 is an operation timing diagram of the alarm generation and release detection means shown in FIG.

＜도면의 주요부분에 대한 부호의 설명＞<Description of the code | symbol about the principal part of drawing>

100-1~100-N : 제 1 ~ N 알람발생 및 해제 검출수단100-1 to 100-N: 1st to Nth alarm occurrence and release detection means

101 : 알람신호 수신부 102 : 래치부101: alarm signal receiving unit 102: latch unit

103 : 제 1 검출부 104 : 검출결과 전송부103: first detection unit 104: detection result transmission unit

110 : 제 2 검출부 120 : 프로세서110: second detection unit 120: processor

이하, 본 발명에 따른 실시예를 상세히 설명하면 다음과 같다.Hereinafter, an embodiment according to the present invention will be described in detail.

도 1은 본 발명에 따른 슬레이브 보드의 알람 발생 및 해제 검출회로를 구비한 시스템의 블록도로서, 마스터보드의 주된 기능을 제어하기 위한 프로세서(120), 슬레이브보드(미도시됨)의 알람발생 및 해제상태를 검출하기 위하여 각 슬레이브보드당 하나씩 할당되는 N개의 알람발생 및 해제검출수단(100-1∼100-N), N개의 알람발생 및 해제검출수단(100-1∼100-N) 각각으로부터 출력되는 알람발생 및 해제 검출신호(S8∼S8N)를 논리합하여 각 슬레이브보드의 알람발생 및 해제 검출신호의 발생여부를 검출하기 위한 검출부(110)로 구성된다.1 is a block diagram of a system having an alarm generation and release detection circuit of a slave board according to the present invention, wherein the processor 120 for controlling a main function of a master board, an alarm generation of a slave board (not shown), and From each of N alarm generation and release detection means 100-1 to 100-N and N alarm generation and release detection means 100-1 to 100-N, which are allocated one for each slave board to detect the release state. The detection unit 110 is configured to detect whether or not an alarm generation and release detection signal of each slave board is generated by ORing the output alarm generation and release detection signals S8 to S8N.

도 2는 도 1에 도시된 N개의 알람발생 및 해제검출수단(100-1∼100-N)의 동작 타이밍도이다.2 is an operation timing diagram of the N alarm generating and releasing detecting means 100-1 to 100-N shown in FIG.

그러면 도 1과 도 2를 참조하여 본 실시예의 동작을 상세하게 설명하기로 한다.1 and 2, the operation of the present embodiment will be described in detail.

우선, 제 1∼N 알람발생 및 해제 검출수단(100-1~100-N)은 시스템내에 구비되어 있는 슬레이브보드당 하나가 할당되는 구조로, 도 1은 미도시된 슬레이브보드가 N개 구비된 경우를 예시한 것이다. 이러한 N개의 알람발생 및 해제검출수단들(100-1~100-N)은 도 1에 도시된 바와 같이 해당 슬레이브보드(미도시됨)로부터 제공되는 알람신호(S1)를 입력신호로 하고, 시스템클럭신호(S2)에 동기되는 D플립플롭(101), D플립플롭(101)의 출력신호(Q)와 해당 슬레이브보드로부터 제공되는 알람신호(S1)를 배타적 논리합하는 논리소자(103), D플립플롭(101)에서 출력되는 신호를 입력신호로 하고 프로세서(120)로부터 전송되는 읽기신호를 클럭신호로하여 동작되고 출력되는 신호를 프로세서(120)로 전송하는 D플립플롭(102), 논리소자(103)의 출력신호를 클럭신호로 하고 기저 전위(GND)를 입력신호로하는 D플립플롭(104)으로 구성되어 해당 슬레이브보드의 알람발생 및 해제상태를 검출한다.First, the first to N alarm generating and releasing detecting means (100-1 to 100-N) is a structure in which one is assigned to each slave board provided in the system, Figure 1 is provided with N not shown slave board The case is illustrated. N alarm generating and releasing detection means (100-1 ~ 100-N), as shown in Figure 1, the alarm signal (S1) provided from the corresponding slave board (not shown) as an input signal, the system Logic elements 103 and D for exclusively ORing the D flip flop 101 and the output signal Q of the D flip flop 101 synchronized with the clock signal S2 and the alarm signal S1 provided from the slave board. D flip-flop 102, a logic element, which is operated using a signal output from the flip-flop 101 as an input signal and a read signal transmitted from the processor 120 as a clock signal, and transmits the output signal to the processor 120. A D flip-flop 104 whose output signal is a clock signal and the ground potential GND is an input signal, detects an alarm occurrence and release state of the slave board.

이와 같이 해당 슬레이브보드의 알람발생 및 해제상태를 검출하기 위하여 D플립플롭(101)은 알람신호를 수신하는 역할을 한다. 즉, 도 2a에 도시된 바와 같은 주기를 갖는 시스템 클럭이 인가되는 상태에서 해당 슬레이브보드(미도시됨)로부터 알람신호(S1)가 도 2b에 도시된 바와 같은 시점에서 액티브 하이상태로 인가되면, D플립플롭(101)은 클럭신호(S2)의 첫 번째 라이징에지에서 하이상태로 변환된 신호를 출력한다(S3). 출력된 (S3)신호는 논리소자(103)의 일측 입력단과 D플립플롭(102)의 D입력단으로 각각 전송된다.As such, the D flip-flop 101 receives an alarm signal to detect an alarm occurrence and release state of the slave board. That is, when the alarm signal S1 is applied from the corresponding slave board (not shown) to the active high state at the time as shown in FIG. 2B while the system clock having the cycle as shown in FIG. 2A is applied, The D flip-flop 101 outputs a signal converted to the high state at the first rising edge of the clock signal S2 (S3). The output (S3) signal is transmitted to one input terminal of the logic element 103 and the D input terminal of the D flip-flop 102, respectively.

논리소자(103)는 D플립플롭(101)의 출력신호(Q)와 해당 슬레이브보드로부터 제공된 S1신호를 배타적 논리합하여 알람발생 및 해제신호 전송여부를 검출한다. 즉, 도 2c에 도시된 바와 같은 주기로 전송되는 (S3)신호와 도 2b에 도시된 바와 같은 주기를 갖는 (S1)신호를 배타적으로 논리합한다. 배타적인 논리합처리는 잘 알려진 바와 같이 입력되는 2신호의 논리상태가 상이할 때 하이신호를 출력하고, 2신호의 논리상태가 동일하면 로우신호를 출력하는 것이다. 이러한 처리방식에 따라 논리소자(103)의 출력신호(S4)는 도 2d에 도시된 바와 같이 출력된다. 도 2d에 도시된 주기를 보면 첫 번째 하이구간에서 해당 슬레이브보드(미도시됨)로부터 알람이 발생한 것이고, 두 번째 하이구간에서 발생된 알람이 해제된 것이다.The logic device 103 detects whether an alarm is generated and a release signal is transmitted by exclusively ORing the output signal Q of the D flip-flop 101 and the S1 signal provided from the corresponding slave board. That is, the signal S3 transmitted in the period as shown in FIG. 2C and the signal S1 having the period as shown in FIG. 2B are exclusively ORed. The exclusive OR processing is, as is well known, to output a high signal when the logic states of two input signals are different, and to output a low signal when the logic states of the two signals are the same. According to this processing method, the output signal S4 of the logic element 103 is output as shown in FIG. 2D. Referring to the cycle shown in FIG. 2D, an alarm is generated from the corresponding slave board (not shown) in the first high section, and the alarm generated in the second high section is released.

이와 같은 알람발생 및 해제신호(S4)는 D플립플롭(104)의 클럭신호로 제공된다. D플립플롭(104)은 논리소자(103)에서 검출된 결과를 전송하는 역할을 하는 것으로, 클럭단으로 인가되는 신호(S4)가 도 2d와 같이 전송될 때, D플립플롭(104)은 도 2g와 같이 기저전위(GND)가 걸려 있는 입력단 신호에 대하여 도 2i와 같은 주기를 갖는 알람발생 및 해제 신호(S8)를 출력한다. 출력되는 신호는 논리소자(110)로 전송된다.The alarm generation and release signal S4 is provided as a clock signal of the D flip-flop 104. The D flip-flop 104 serves to transmit the result detected by the logic element 103. When the signal S4 applied to the clock stage is transmitted as shown in FIG. 2D, the D flip-flop 104 is shown in FIG. An alarm generation and release signal S8 having a cycle as shown in FIG. 2I is output to the input terminal signal at which the ground potential GND is applied as shown in 2g. The output signal is transmitted to the logic element 110.

논리소자(110)는 제 1~N개의 알람발생 및 해제 검출수단(100-1~100-N)중 적어도 1개의 알람발생 및 해제검출수단으로부터 알람발생 및 해제상태가 검출되면 프로세서(120)로 알람발생 및 해제상태가 검출되었음을 알리기 위한 것으로, 제 1~N개의 알람발생 및 해제 검출수단(100-1~100-N)내의 D플립플롭(104)으로부터 출력되는 신호(Q)를 모두 논리합하고, 논리합 결과를 프로세서(120)로 전송한다.The logic element 110 is configured to the processor 120 when an alarm generation and release state is detected from at least one alarm generation and release detection means among the first to N alarm generation and release detection means 100-1 to 100 -N. In order to inform that the alarm occurrence and release states are detected, all of the signals Q output from the D flip-flop 104 in the first to N alarm generation and release detection means 100-1 to 100-N The logical sum result is transmitted to the processor 120.

프로세서(120)는 논리소자(110)로부터 알람발생 및 해제상태 검출을 알리는 신호가 인가되면, 제 1~N 해당 알람발생 및 해제검출수단(100-1~100-N)내에 구비되어 있는 D플립플롭(104)을 프리세트(Preset)시킨다(S9).When a signal for detecting an alarm occurrence and release state detection is applied from the logic element 110, the processor 120 includes a D flip provided in the first to N corresponding alarm generation and release detection means 100-1 to 100 -N. The flop 104 is preset (S9).

한편, D플립플롭(102)은 알람신호 수신부인 D플립플롭(101)으로부터 전송되는 알람상태정보를 래치하는 래치부역할을 한다. 즉, (D)입력단으로 D플립플롭(101)의 (Q)출력신호가 인가되면 래치하고 있다가 프로세서(120)로부터 도 2e와 같이 알람상태정보 읽기신호(S6)가 클럭단으로 인가되면 동기되어 도 2f와 같은 주기를 갖는 알람상태정보를 프로세서(120)로 출력한다(S5).On the other hand, the D flip-flop 102 serves as a latch for latching the alarm status information transmitted from the D flip-flop 101, which is an alarm signal receiving unit. That is, when the (Q) output signal of the D flip-flop 101 is applied to the (D) input terminal, the latch is latched. When the alarm state information read signal S6 is applied to the clock terminal from the processor 120 as shown in FIG. The alarm state information having the cycle as shown in FIG. 2F is output to the processor 120 (S5).

상술한 제 1 ~ N 알람발생 및 해제검출수단들(100-1 ~ 100-N)은 마스터보드내에 구비될 수도 있고, 마스터보드 외부에 별도로 구비될 수도 있다.The above-described first to N alarm generating and releasing detecting means 100-1 to 100 -N may be provided in the master board or separately provided outside the master board.

이상에서 설명한 바와 같이 본 발명은 하나의 마스터보드가 다수의 슬레이브보드를 관리할 수 있도록 구성된 시스템에 있어서 각 슬레이브보드의 알람발생 및 해제를 실시간적으로 마스터보드가 관리할 수 있는 알람발생 및 해제 검출회로를 제공함으로써, 마스터보드가 소정 슬레이브보드로부터 발생되는 알람신호에 대해 신속한 조치를 취할 수 있는 효과가 있다. 또한 별도의 하드웨어를 이용하여 구현함으로써, 마스터보드내의 프로세서의 부하를 줄일 수 있는 효과도 있다.As described above, the present invention provides a system configured so that one master board can manage a plurality of slave boards. Alarm generation and release detection that the master board can manage alarm generation and release of each slave board in real time. By providing the circuit, there is an effect that the master board can quickly take action on the alarm signal generated from the predetermined slave board. In addition, by using separate hardware, it is possible to reduce the load on the processor in the master board.

Claims (4)

적어도 1개 이상의 슬레이브보드를 하나의 마스터보드에서 관리하도록 구성된 시스템에 있어서,In a system configured to manage at least one slave board from one master board, 해당 슬레이브보드로부터 발생되는 알람신호를 시스템클럭에 동기되어 수신하는 알람신호 수신부;An alarm signal receiver configured to receive an alarm signal generated from the slave board in synchronization with a system clock; 상기 알람신호 수신부의 출력신호와 상기 알람신호 수신부의 입력신호를 배타적으로 논리합하여 해당 슬레이브보드의 알람발생 및 해제상태를 검출하는 제 1 검출부; 및A first detector configured to exclusively combine an output signal of the alarm signal receiver and an input signal of the alarm signal receiver to detect an alarm occurrence and a release state of a corresponding slave board; And 상기 제 1 검출부에서 출력되는 신호에 동기되어 상기 해당 슬레이브보드의 알람발생 및 해제 검출신호를 상기 마스터보드의 프로세서로 전송하는 검출결과 전송부를 포함하는 알람발생 및 해제검출수단을 상기 슬레이브보드당 하나씩 구비하는 것을 특징으로 하는 슬레이브보드의 알람발생 및 해제 검출회로.Alarm generation and release detection means for each slave board including a detection result transmission unit for transmitting the alarm generation and release detection signal of the slave board to the processor of the master board in synchronization with the signal output from the first detection unit. Alarm generation and release detection circuit of the slave board, characterized in that. 제 1 항에 있어서, 상기 검출결과 전송부는 상기 알람발생 및 해제신호 전송 후, 상기 프로세서에 의해 프리세트되는 D플립플롭으로 이루어지는 것을 특징으로 하는 슬레이브보드의 알람발생 및 해제 검출회로.2. The alarm generation and release detection circuit of claim 1, wherein the detection result transmitting unit comprises a D flip flop preset by the processor after the alarm generation and release signal is transmitted. 제 1 항에 있어서, 상기 알람발생 및 해제 검출회로는 상기 알람발생 및 해제 검출수단 각각에 구비되어 있는 상기 검출결과 전송부로부터 출력되는 신호들을 논리합하여 상기 슬레이브보드들중 적어도 1개의 슬레이브보드의 알람발생 및 해제상태를 검출하여 상기 프로세서로 전송하기 위한 제 2 검출부를 더 포함하는 것을 특징으로 하는 슬레이브보드의 알람발생 및 해제 검출회로.The alarm generating and releasing detection circuit of claim 1, wherein the alarm generation and release detection circuit combines the signals output from the detection result transmission unit provided in each of the alarm generation and release detection means to generate an alarm of at least one slave board among the slave boards. And a second detection unit for detecting the occurrence and release state and transmitting the generated and released state to the processor. 제 1 항에 있어서, 상기 알람발생 및 해제 검출수단은 상기 알람신호 수신부의 출력신호를 해당 슬레이브보드의 알람상태정보로 래치하고, 상기 프로세서로부터 읽기신호가 전송되면, 래치되어 있던 상기 알람상태정보를 상기 프로세서로 전송하기 위한 래치부를 더 포함하는 것을 특징으로 하는 슬레이브보드의 알람발생 및 해제 검출회로.The method of claim 1, wherein the alarm generation and release detection means latches an output signal of the alarm signal receiver to alarm status information of a corresponding slave board, and when the read signal is transmitted from the processor, the latched alarm status information. Alarm generation and release detection circuit of the slave board further comprises a latch unit for transmitting to the processor.
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