KR100248808B1 - Clock signal generating circuit - Google Patents

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Abstract

본 발명은 오디오의 D/A컨버터에 고정된 샘플링 주파수를 갖는 클럭신호를 입력할 수 있는 클럭신호 발생 장치에 관한 것으로서, 어떤 특정한 샘플링 주파수만을 갖는 주클럭신호를 출력하는 주파수 고정부와, 클럭신호가 갖는 데이터의 다수 비트들을 한비트씩 차례로 입력한 후, 입력된 비트들로 이루어진 하나의 완전한 데이터를 갖는 직렬 클럭신호를 출력하는 클럭 발생부와, 좌우 채널 방향을 나타내는 클럭신호에 의해 동작되어 입력단자를 통해 입력된 전원전압을 출력단자를 통해 출력하는 제 1 D-플립플롭과, 입력된 직렬 클럭신호를 출력하는 앤드게이트와, 클럭신호에 의해 동작되어 입력단을 통해 입력된 클럭신호를 출력단자를 통해 출력하는 제 2 D-플립플롭과, 주파수 고정부로부터 출력된 주클럭신호에 의해 동작되어 입력단을 통해 입력된 클럭신호를 출력단자를 통해 출력단으로 출력하는 제 3 D-플립플롭과, 외부로부터 입력된 선택신호에 따라 앤드게이트로부터 입력된 직렬 클럭신호와 제 2 D-플립플롭으로부터 입력된 제 3 클럭신호를 선택하여 출력하는 멀티플렉서를 포함한다The present invention relates to a clock signal generator capable of inputting a clock signal having a fixed sampling frequency to a D / A converter of audio, comprising: a frequency fixing unit for outputting a main clock signal having only a certain sampling frequency, and a clock signal; Inputs a plurality of bits of data in sequence one by one, and then outputs a serial clock signal having one complete data consisting of the input bits and a clock signal indicating a left and right channel direction. A first D-flip-flop for outputting a power supply voltage input through the output terminal, an end gate for outputting the input serial clock signal, and a clock signal operated through the input terminal to output a clock signal inputted through the input terminal. It is operated by the second D-flip flop output through the main clock signal output from the frequency fixed part and input through the input terminal. A third D flip-flop that outputs the clocked signal to the output through the output terminal, and a third clock signal input from the second gate and the second clock signal input from the second gate according to a selection signal input from the outside. Contains a multiplexer to select and output

Description

클럭신호 발생 장치Clock signal generator

본 발명은 클럭신호 발생 장치에 관한 것으로서, 특히 오디오의 D/A컨버터에 고정된 샘플링 주파수를 갖는 클럭신호를 입력할 수 있는 클럭신호 발생 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a clock signal generator, and more particularly, to a clock signal generator capable of inputting a clock signal having a fixed sampling frequency to a D / A converter of audio.

종래의 컴팩 디스크 플레이어용 오디오 및 멀티-미디어 오디오의 D/A 컨버터는 16비트 또는 18비트의 데이터를 직렬상태로 받아들이고, 시그마-델타 모듈레이터를 이용하여 오디오 샘플링 주파수보다 빠른 클럭신호가 필요하였다.Conventional D / A converters for audio and multi-media audio for compact disc players accept 16-bit or 18-bit data in series and require a clock signal faster than the audio sampling frequency using a sigma-delta modulator.

종래에는 256SF, 384SF 및 512SF 등의 샘플링 주파수(SF)를 갖는 클럭신호를 이용하므써, 오디오의 내부 동작이 불안정하였으며, 또한 오디오의 D/A 컨버터의 동작 범위가 좁은 문제점이 존재하였다.In the related art, the internal operation of the audio is unstable and the operating range of the audio D / A converter is narrow because the clock signal having the sampling frequency (SF) such as 256SF, 384SF and 512SF is used.

따라서, 본 발명은 이와 같은 문제점을 해결하기 위한 것으로서, 외부로부터 어떠한 샘플링 주파수를 갖는 클럭신호가 입력되더라도, 어느 특정한 샘플링 주파수만을 갖는 클럭신호를 출력하여 안정된 동작을 수행시킬 수 있는 클럭신호 발생 장치를 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to solve the above problem, and even if a clock signal having a certain sampling frequency is input from the outside, a clock signal generating device capable of performing a stable operation by outputting a clock signal having only a certain sampling frequency is provided. The purpose is to provide.

도 1은 본 발명의 실시예에 따른 클럭신호 발생 장치의 블록도.1 is a block diagram of a clock signal generator according to an embodiment of the present invention.

도 2는 본 발명의 실시예에 따른 클럭신호 발생 장치의 특성도.2 is a characteristic diagram of a clock signal generator according to an embodiment of the present invention.

도 3은 도 1의 주파수 고정부의 회로도.3 is a circuit diagram of a frequency fixing part of FIG. 1.

도 4는 도 1의 주파수 고정부의 특성도.4 is a characteristic diagram of a frequency fixing part of FIG.

도 5는 도 1이 클럭 발생부의 회로도.5 is a circuit diagram of FIG. 1.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

10: 주파수 고정부 20, 90: 멀티플렉서10: frequency fixing part 20, 90: multiplexer

30, 100: 버퍼 40: 클럭 발생부30, 100: buffer 40: clock generator

50, 70, 80: D-플립플롭 60: 동기수단50, 70, 80: D-flip-flop 60: Synchronization means

이와 같은 목적을 달성하기 위한 본 발명의 클럭신호 발생 장치는, 외부로부터 전달된 제 1 클럭신호를 제 1 입력단을 통해 입력하여 어떤 특정한 샘플링 주파수만을 갖는 주클럭신호를 출력하는 주파수 고정부; 제 1 입력단을 통해 입력된 제 1 클럭신호가 갖는 데이터의 다수 비트들을 한비트씩 차례로 입력한 후, 입력된 비트들로 이루어진 하나의 완전한 데이터를 갖는 직렬 클럭신호를 출력하는 클럭 발생부; 외부로부터 제 2 입력단을 통해 입력된 좌우 채널 방향을 나타내는 제 2 클럭신호에 의해 동작되어 입력단자를 통해 입력된 전원전압을 출력단자를 통해 출력하는 제 1 D-플립플롭; 일입력단으로 입력된 제 1 D-플립플롭의 전원전압에 따라 클럭 발생부로부터 타입력단으로 입력된 직렬 클럭신호를 출력하는 앤드게이트; 제 1 입력단을 통해 입력된 제 1 클럭신호에 의해 동작되어 제 3 입력단을 통해 입력된 제 3 클럭신호를 출력단자를 통해 출력하는 제 2 D-플립플롭; 주파수 고정부로부터 출력된 주클럭신호에 의해 동작되어 제 2 입력단을 통해 입력된 제 2 클럭신호를 출력단자를 통해 제 1 출력단으로 출력하는 제 3 D-플립플롭; 및 외부로부터 입력된 선택신호에 따라 앤드게이트로부터 입력된 직렬 클럭신호와 제 2 D-플립플롭으로부터 입력된 제 3 클럭신호를 선택하여 출력하는 제 1 멀티플렉서를 포함한다.The clock signal generating apparatus of the present invention for achieving the above object includes a frequency fixing unit for outputting the main clock signal having only a certain sampling frequency by inputting the first clock signal transmitted from the outside through the first input terminal; A clock generator for sequentially inputting a plurality of bits of data of the first clock signal input through the first input terminal one by one, and then outputting a serial clock signal having one complete data consisting of the input bits; A first D-flip-flop operated by a second clock signal indicating a left and right channel direction input through a second input terminal from the outside to output a power supply voltage input through the input terminal through an output terminal; An AND gate for outputting a serial clock signal input from the clock generator to the type power stage according to the power supply voltage of the first D-flip flop input to the one input terminal; A second D flip-flop operated by the first clock signal input through the first input terminal and outputting a third clock signal input through the third input terminal through an output terminal; A third D flip-flop operated by the main clock signal output from the frequency fixed part and outputting a second clock signal input through the second input terminal to the first output terminal through the output terminal; And a first multiplexer for selecting and outputting a serial clock signal input from the AND gate and a third clock signal input from the second D-flip flop according to a selection signal input from the outside.

본 발명의 실시예에 따른 클럭신호 발생 장치는 주파수 고정부로부터 출력된 주클럭신호를 제 2 출력단으로 출력하기 위하여 주파수 고정부와 제 2 출력단 사이에 순차적으로 연결된 제 2 멀티플렉서와 제 1 버퍼; 및 제 1 멀티플렉서와 제 3 출력단 사이에 연결되며, 제 1 멀티플렉서의 출력신호를 버퍼링하기 위한 제 2 버퍼를 더 포함한다.A clock signal generating apparatus according to an embodiment of the present invention includes a second multiplexer and a first buffer sequentially connected between the frequency fixing unit and the second output terminal to output the main clock signal output from the frequency fixing unit to the second output terminal; And a second buffer connected between the first multiplexer and the third output terminal and configured to buffer an output signal of the first multiplexer.

이하, 도 1내지 도 5를 참조하여 본 발명의 바람직한 실시예를 설명한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to FIGS. 1 to 5.

도 1을 참조하면, 본 발명의 클럭신호 발생 장치는 외부로부터 전달된 클럭신호(CK1)를 입력단(IN1)을 통해 입력하여 어떤 특정한 샘플링 주파수만을 갖는 주클럭신호(MCK)를 출력하는 주파수 고정부(10)와, 주파수 고정부(10)로부터 출력된 주클럭신호(MCK)를 선택하여 출력하는 멀티플렉서(20)와, 멀티플렉서(20)를 통하여 전달된 주클럭신호(MCK)를 버퍼링하여 출력단(OUT1)을 통해 출력하는 버퍼(30)와, 클럭신호(CK1)가 갖는 데이터의 다수 비트들을 한비트씩 차례로 입력한 후, 입력된 비트들로 이루어진 하나의 완전한 데이터를 갖는 직렬 클럭신호(SCK)를 출력하는 클럭 발생부(40)와, 외부로부터 입력단(IN2)을 통해 입력된 좌우 채널 방향을 나타내는 클럭신호(LRCK)에 의해 동작되어 입력단자를 통해 입력된 전원전압을 출력단자를 통해 출력하는 D-플립플롭(50)과, D-플립플롭(50)의 출력신호를 직렬 클럭신호에 동기화하여 출력하는 동기수단(60)를 구비한다.Referring to FIG. 1, the clock signal generator of the present invention inputs a clock signal CK1 transmitted from the outside through an input terminal IN1 to output a main clock signal MCK having only a specific sampling frequency. 10, the multiplexer 20 for selecting and outputting the main clock signal MCK output from the frequency fixing unit 10, and the main clock signal MCK transmitted through the multiplexer 20 to buffer and output the output terminal ( After inputting the buffer 30 output through OUT1 and the multiple bits of the data of the clock signal CK1 one by one, the serial clock signal SCK having one complete data consisting of the input bits is input. It is operated by the clock generator 40 for outputting and the clock signal LRCK indicating the left and right channel directions input from the outside through the input terminal IN2 to output the power supply voltage input through the input terminal through the output terminal. Flip-flop (50), Synchronizing means 60 for synchronizing and outputting the output signal of the D-flip flop 50 to the serial clock signal.

또한, 본 발명의 클럭신호 발생 장치는, 클럭신호(CK1)에 의해 동작되어 입력단(IN3)을 통해 입력된 클럭신호(CK3)를 출력단자를 통해 출력하는 D-플립플롭(70)과, 주파수 고정부(10)로부터 출력된 주클럭신호에 의해 동작되어 입력단(IN2)을 통해 입력된 클럭신호(LRCK)를 출력단자를 통해 출력단(OUT2)으로 출력하는 D-플립플롭(80)와, 외부로부터 입력된 선택신호에 따라 동기수단(60)로부터 입력된 직렬 클럭신호(SCK)와 D-플립플롭(70)으로부터 입력된 클럭신호(CK3)를 선택하여 출력하는 멀티플렉서(90)와, 멀티플렉서(90)로부터 출력된 클럭신호를 버퍼링하여 출력단(OUT3)을 통해 출력하는 버퍼(100)를 더 구비한다.In addition, the clock signal generator according to the present invention is operated by the clock signal CK1 and outputs the clock signal CK3 input through the input terminal IN3 through the output terminal, and the frequency. The D-flip flop 80 which is operated by the main clock signal output from the fixed unit 10 and outputs the clock signal LRCK input through the input terminal IN2 to the output terminal OUT2 through the output terminal, and an external device. A multiplexer 90 for selecting and outputting the serial clock signal SCK input from the synchronizing means 60 and the clock signal CK3 input from the D-flip flop 70 according to the selection signal input from the multiplexer ( A buffer 100 is further provided to buffer the clock signal output from 90 and output the same through the output terminal OUT3.

동기수단(60)은 일입력단이 D-플립플롭(50)의 출력단에 접속되고 타입력단이 클럭 발생부(40)의 출력단에 접속된 앤드게이트(61)로 이루어진다.The synchronizing means 60 is composed of an AND gate 61 having one input terminal connected to the output terminal of the D-flip flop 50 and a type force terminal connected to the output terminal of the clock generator 40.

상기와 같은 구조를 갖는 본 발명의 클럭신호 발생 장치의 동작을 설명하면 다음과 같다.Referring to the operation of the clock signal generator of the present invention having the above structure is as follows.

입력단(IN1)을 통해 입력된 클럭신호(CK1)는 오디오의 샘플링 주파수보다 수백배의 샘플링 주파수를 갖는데, 예를 들어 오디오의 샘플링 주파수가 1SF라면, 클럭신호(CK1)의 샘플링 주파수는 256SF, 384SF 및 512SF 등이 된다. 이러한 샘플링 주파수(256SF, 384SF, 512SF)를 갖는 클럭신호(CK1)가 입력되면, 주파수 고정부(10)는 256SF, 384SF 및 512SF 등의 샘플링 주파수 중에 어느 특정한 샘플링 주파수만을 갖는 주클럭신호(MCK)를 멀티플렉서(20)로 출력하고, 멀티플렉서(20)는 주클럭신호(MCK)를 선택하여 버퍼(30)로 출력하며, 이어 버터(30)는 입력된 주클럭신호(MCK)를 버퍼링하여 출력단(OUT1)을 통해 출력하고, 또한 D-플립플롭(80)의 인에이블단자로 출력한다. 이때, 출력단(OUT1)을 통해 출력된 주클럭신호(MCK)는 오디오를 동작시키는 신호이다.The clock signal CK1 input through the input terminal IN1 has a sampling frequency several hundred times larger than the sampling frequency of the audio. For example, if the sampling frequency of the audio is 1SF, the sampling frequency of the clock signal CK1 is 256SF and 384SF. And 512SF. When the clock signal CK1 having such sampling frequencies 256SF, 384SF, and 512SF is input, the frequency fixing unit 10 has a main clock signal MCK having only a specific sampling frequency among sampling frequencies such as 256SF, 384SF, and 512SF. The output to the multiplexer 20, the multiplexer 20 selects the main clock signal (MCK) and outputs to the buffer 30, and then the butter 30 buffers the input main clock signal (MCK) to the output terminal ( OUT1), and also through the enable terminal of the D-flip flop (80). At this time, the main clock signal MCK output through the output terminal OUT1 is a signal for operating audio.

D-플립플롭(80)은 버퍼(30)를 통해 인에이블단자로 입력된 주클럭신호(MCK)에 의해 인에이블되어 입력단(IN2)을 통해 입력단자로 입력된 오디오의 좌어 채널 방향을 나타내는 클럭신호(LRCK)를 출력단자를 통해 출력단(OUT2)으로 출력한다.The D-flip-flop 80 is enabled by the main clock signal MCK input to the enable terminal through the buffer 30 to indicate the left channel direction of the audio input to the input terminal through the input terminal IN2. The signal LRCK is output to the output terminal OUT2 through the output terminal.

클럭 발생부(40)는 입력단(IN1)을 통해 입력된 클럭신호(CK1)가 갖는 다수의 비트들을 한 비트씩 차례로 입력한 후, 입력된 비트들이 음성 데이터를 이루면, 이 음성 데이터를 이루는 비트들을 갖는 직렬 클럭신호(SCK)를 동기수단(60)의 일입력단으로 출력하고, 또한 D-플립플롭(50)은 입력단(IN2)을 통해 인에이블단자로 입력된 클럭신호(LRCK)에 의해 인에이블되어 입력단자로 입력된 전원전압을 출력단자를 통해 동기수단(60)의 타입력단으로 출력한다.The clock generator 40 sequentially inputs a plurality of bits of the clock signal CK1 input through the input terminal IN1 one by one, and then, when the input bits form voice data, the bits forming the voice data are input. The serial clock signal SCK is output to one input terminal of the synchronizing means 60, and the D-flip flop 50 is enabled by the clock signal LRCK input to the enable terminal through the input terminal IN2. Then, the power supply voltage inputted to the input terminal is output to the type force terminal of the synchronization means 60 through the output terminal.

이어서, 동기수단(60)는 D-플립플롭(50)의 전원전압에 따라 직렬 클럭신호(SCK)를 멀티플렉서(90)의 일입력단으로 출력하고, 또한 D-플립플롭(70)은 입력단(IN1)을 통해 인에이블단자로 입력된 클럭신호(CK1)에 의해 인에이블되어 입력단(IN3)을 통해 입력단자로 입력된 클럭신호(CK3)를 출력단자를 통해 멀티플렉서(90)의 타입력단으로 출력한다.Subsequently, the synchronizing means 60 outputs the serial clock signal SCK to one input terminal of the multiplexer 90 in accordance with the power supply voltage of the D-flip flop 50, and the D-flip flop 70 receives the input terminal IN1. The clock signal CK3, which is enabled by the clock signal CK1 input through the enable terminal and outputs the clock signal CK3 input to the input terminal through the input terminal IN3, is output to the type force terminal of the multiplexer 90 through the output terminal. .

이어서, 멀티플렉서(90)는 외부로부터 입력되는 선택신호에 따라 동기수단(60)로부터 입력된 직렬 클럭신호(SCK)와 D-플립플롭(70)으로부터 입력된 클럭신호(CK3)를 선택하여 버퍼(100)로 출력하며, 버퍼(100)는 입력된 신호를 버퍼링하여 출력단(OUT3)을 통해 출력한다. 이때, 출력단(OUT3)을 통해 출력되는 클럭신호는 데이터의 입력 타이밍에 맞게 출력되는 신호이다.Subsequently, the multiplexer 90 selects the serial clock signal SCK input from the synchronization means 60 and the clock signal CK3 input from the D-flip flop 70 in accordance with the selection signal input from the outside. 100, and the buffer 100 buffers the input signal and outputs it through the output terminal OUT3. At this time, the clock signal output through the output terminal OUT3 is a signal output according to the input timing of the data.

도 2A 및 도 2B는 본 발명의 클럭신호 발생 장치의 특성도이다.2A and 2B are characteristic diagrams of a clock signal generator of the present invention.

도 2A는 입력단(IN1)을 통해 입력된 클럭신호(CK1)가 "0"의 값을 갖을 경우의 특성도이다.2A is a characteristic diagram when the clock signal CK1 input through the input terminal IN1 has a value of "0".

도 2A에서, (a1)은 "0"의 값을 갖는 클럭신호(CK1)의 특성, (a2)는 입력단(IN2)을 통해 입력된 "1"의 값을 갖는 클럭신호(LRCK)의 특성, (a3)은 입력단(IN3)을 통해 입력된 "0"의 값을 갖는 클럭신호(CK3)의 특성, (a4)는 출력단(OUT1)으로 출력되는 "1"의 값을 갖는 주클럭신호(MCK)의 특성, (a5)는 D-플립플롭(80)으로부터 출력된 "1"의 값을 갖는 클럭신호(LRCK)의 특성, (a6)은 출력단(OUT3)으로 출력되는 "1"의 값을 갖는 클럭신호의 특성이다.In FIG. 2A, (a1) is a characteristic of a clock signal CK1 having a value of "0", (a2) is a characteristic of a clock signal LRCK having a value of "1" input through an input terminal IN2, (a3) is a characteristic of the clock signal CK3 having a value of "0" input through the input terminal IN3, and (a4) is a main clock signal MCK having a value of "1" output to the output terminal OUT1. ), (A5) is a characteristic of the clock signal LRCK having a value of "1" output from the D-flop flop 80, (a6) is a value of "1" output to the output terminal (OUT3) This is a characteristic of the clock signal.

도 2A는 입력단(IN1)을 통해 입력된 클럭신호(CK1)가 "1"의 값을 갖을 경우의 특성도이다.2A is a characteristic diagram when the clock signal CK1 input through the input terminal IN1 has a value of "1".

도 2A에서, (b1)은 "1"의 값을 갖는 클럭신호(CK1)의 특성, (b2)는 입력단(IN2)을 통해 입력된 "1"의 값을 갖는 클럭신호(LRCK)의 특성, (b3)은 입력단(IN3)을 통해 입력된 "0"의 값을 갖는 클럭신호(CK3)의 특성, (b4)는 출력단(OUT1)으로 출력되는 "1"의 값을 갖는 주클럭신호(MCK)의 특성, (b5)는 D-플립플롭(80)으로부터 출력된 "0"의 값을 갖는 클럭신호(LRCK)의 특성, (b6)은 출력단(OUT3)으로 출력되는 "1"의 값을 갖는 클럭신호의 특성이다.In FIG. 2A, (b1) is a characteristic of a clock signal CK1 having a value of "1", (b2) is a characteristic of a clock signal LRCK having a value of "1" input through an input terminal IN2, (b3) is a characteristic of the clock signal CK3 having a value of "0" input through the input terminal IN3, and (b4) is a main clock signal MCK having a value of "1" output to the output terminal OUT1. ), (B5) is a characteristic of the clock signal LRCK having a value of "0" output from the D-flop flop 80, (b6) is a value of "1" output to the output terminal (OUT3) This is a characteristic of the clock signal.

도 3을 참조하여 도 1의 주파수 고정부를 상세하게 설명한다.The frequency fixing part of FIG. 1 will be described in detail with reference to FIG. 3.

도 3을 참조하면, 본 발명에 따른 클럭신호 발생 장치의 주파수 고정부(10)는 입력단(IN1)을 통해 입력된 클럭신호(CK1)를 반전시키기 위한 인버터(IV11)와, 인에이블단자가 입력단(IN1)에 연결되며, 전원전압이 K입력단자에 인가되고, 노드(N1)의 신호가 J입력단자에 인가되는 JK-플립플롭(11)과, 인에이블단자가 입력단(IN1)에 연결되며, 전원전압이 K입력단자에 인가되고, JK-플립플롭(11)의 출력단자(Q)에 연결된 노드(N2)의 신호가 J입력단자에 인가되는 JK-플립플롭(12)과, 입력단이 JK-플립플롭(12)의 출력단자(Q)에 연결되며, 출력단이 노드(N1)에 연결되는 인버터(IV12)와, 인에이블단자가 인버터(IV11)의 출력단에 연결되고, 입력단자가 인버터(IV12)의 출력단에 연결되는 D-플립플롭(13)과, 입력단이 D-플립플롭(13)의 출력단자(Q)에 연결되고, 타입력단이 JK-플립플롭(11)의 출력단자(Q)에 연결된 엑스크러시브노아게이트(14)와, 엑스크러시브노아게이트(14)와 출력단(OUT11) 사이에 연결된 버퍼(15)와, 입력단이 인버터(IV11)의 출력단에 연결된 인버터(IV13)와, 인버터(IV13)와 출력단(OUT12) 사이에 연결된 버퍼(16)와, 인에이블단자가 입력단(IN1)에 연결되며, 반전 출력단자(/Q)가 입력단자(D)로 궤환되는 D-플립플롭(17)과, D-플립플롭(17)의 출력단자(Q)와 출력단(OUT13)사이에 연결된 버퍼(18)를 포함한다.Referring to FIG. 3, the frequency fixing unit 10 of the clock signal generating apparatus according to the present invention includes an inverter IV11 for inverting the clock signal CK1 input through the input terminal IN1, and an enable terminal of the frequency fixing unit 10. Connected to (IN1), a power supply voltage is applied to the K input terminal, a JK flip-flop (11) to which the signal of the node (N1) is applied to the J input terminal, and an enable terminal is connected to the input terminal (IN1) The JK flip-flop 12, in which the power supply voltage is applied to the K input terminal and the signal of the node N2 connected to the output terminal Q of the JK flip-flop 11 is applied to the J input terminal, Inverter IV12 connected to the output terminal Q of the JK flip-flop 12, the output terminal connected to the node N1, the enable terminal connected to the output terminal of the inverter IV11, and the input terminal is the inverter The D-flip flop 13 connected to the output terminal of IV12, the input terminal is connected to the output terminal Q of the D-flip flop 13, and the type force terminal of the JK flip-flop 11 Exclusive noar gate 14 connected to output terminal Q, buffer 15 connected between the exclusive noar gate 14 and output terminal OUT11, and an input terminal connected to an output terminal of inverter IV11. IV13, the buffer 16 connected between the inverter IV13 and the output terminal OUT12, and the enable terminal are connected to the input terminal IN1, and the inverted output terminal / Q is fed back to the input terminal D. And a buffer 18 connected between the output terminal Q and the output terminal OUT13 of the D-flip flop 17.

상기와 같은 구조를 갖는 본 발명의 일실시예에 따른 클럭신호 발생 장치의 주파수 고정부의 동작을 설명하면 다음과 같다.Referring to the operation of the frequency fixing unit of the clock signal generating apparatus according to an embodiment of the present invention having the above structure as follows.

오디오의 샘플링 주파수보다 384배 많은 샘플링 주파수를 갖는 클럭신호(CK1)가 입력단(IN1)을 통해 입력되면, 인버터(IV12)는 JK-플립플롭(12)에서 출력된 값을 반전시켜 "1"의 값을 노드(N1)로 출력하여 노드(N1)의 초기값은 "1"이되며, 이 노드(N1)의 값이 JK-플립플롭(11)의 J입력단자에 입력되어 클럭신호(CK1)가 하이일 때, JK-플립플롭(11)은 출력단자(Q)를 통해 노드(N2)로 "1"을 출력하고, 이값이 다시 JK-플립플롭(12)의 J입력단자로 입력되어 클럭신호(CK1)가 하이일 때, JK-플립플롭(12)은 "1"을 출력한다.When a clock signal CK1 having a sampling frequency 384 times more than the sampling frequency of audio is input through the input terminal IN1, the inverter IV12 inverts the value output from the JK-flip-flop 12 so that the value of " 1 " A value is outputted to the node N1 so that the initial value of the node N1 becomes "1", and the value of this node N1 is inputted to the J input terminal of the JK flip-flop 11 to provide the clock signal CK1. Is high, the JK flip-flop 11 outputs " 1 " to the node N2 through the output terminal Q, and this value is again input to the J input terminal of the JK flip-flop 12 to clock. When the signal CK1 is high, the JK flip-flop 12 outputs "1".

이렇게 출력된 "1"의 값은 인버터(IV11)에 의해 반전된 후 D-플립플롭(13)을 거쳐 엑스크러시브노아게이트(14)의 일입력단으로 입력되고, 또한 JK-플립플롭(11)의 출력값이 엑스크러시브노아게이트(14)의 타입력단으로 입력되며, 이어 엑스크러시브노아게이트(14)는 입력된 신호들을 논리엑스크러시크노아하여 고정된 샘플링 주파수인 256FS를 갖는 주클럭신호(MCK)를 버퍼(15)를 통해 출력단(OUT11)으로 출력한다.The value of " 1 " thus output is inverted by the inverter IV11, and then input to the one input terminal of the exclusive no-gate 14 through the D-flip flop 13, and also JK-flip flop 11 The output value of is input to the type force stage of the exclusive noar gate 14, and then the exclusive noagate 14 performs a logic exclusively processing of the input signals to have a main clock signal having 256FS which is a fixed sampling frequency ( MCK is output to the output terminal OUT11 through the buffer 15.

512SF를 갖는 클럭신호(CK1)가 입력단(IN1)을 통해 입력되면, D-플립플롭(17)은 입력된 신호를 반전 출력단자(/Q)를 통해 입력단자(D)로 궤환시킨 다음 출력단자(Q)에 연결된 버퍼(18)를 거쳐 출력단(OUT13)으로 고정된 샘플링 주파수인 256FS를 갖는 주클럭신호(MCK)를 출력한다.When the clock signal CK1 having 512SF is input through the input terminal IN1, the D-flip flop 17 returns the input signal to the input terminal D through the inverting output terminal / Q and then output terminal. The main clock signal MCK having 256FS, which is a fixed sampling frequency, is output to the output terminal OUT13 through the buffer 18 connected to Q.

256SF를 갖는 클럭신호(CK)가 입력단(IN1)을 통해 입력되면, 내부동작이 256SF를 출력하도록 고정되어 있으므로, 인버터(IV11, IV13) 및 버퍼(16)를 순차적으로 거쳐 출력단(OUT12)으로 256SF를 갖는 주클럭신호(MCK)를 출력한다.When the clock signal CK having 256SF is input through the input terminal IN1, since the internal operation is fixed to output 256SF, 256SF to the output terminal OUT12 through the inverters IV11 and IV13 and the buffer 16 in sequence. Outputs a main clock signal (MCK) having a.

도 4는 본 발명의 클럭신호 발생 장치의 주파수 고정부의 특성도를 도시한 것이다.4 shows a characteristic diagram of a frequency fixing unit of the clock signal generating apparatus of the present invention.

도 4에서, (a)는 입력단(IN1)으로 입력되는 클럭신호(CK1)의 특성, (b)는 JK-플립플롭(12)의 출력 특성, (c)는 인버터(IV12)의 출력 특성, (d)는 JK-플립플롭(11)의 출력 특성, (e)는 D-플립플롭(13)의 출력 특성이다.In FIG. 4, (a) is a characteristic of the clock signal CK1 input to the input terminal IN1, (b) is an output characteristic of the JK flip-flop 12, (c) is an output characteristic of the inverter IV12, (d) is the output characteristic of the JK flip-flop 11, (e) is the output characteristic of the D-flop flop 13. As shown in FIG.

그리고, (f)는 클럭신호(CK1)의 샘플링 주파수가 384SF일 경우의 출력 특성이며, (h)는 클럭신호(CK1)의 샘플링 주파수가 512SF일 경우의 출력 특성이고, (g)는 클럭신호(CK1)의 샘플링 주파수가 256SF일 경우의 출력 특성으로서, (a)와 같다. 도 5를 참조하여 도 1의 클럭 발생부를 상세하게 설명한다.(F) is an output characteristic when the sampling frequency of the clock signal CK1 is 384SF, (h) is an output characteristic when the sampling frequency of the clock signal CK1 is 512SF, and (g) is a clock signal. An output characteristic when the sampling frequency of (CK1) is 256SF is the same as that of (a). A clock generator of FIG. 1 will be described in detail with reference to FIG. 5.

도 5를 참조하면, 본 발명에 따른 클럭신호 발생 장치의 클럭 발생부(40)는, 인에이블단자가 입력단(IN1)에 각각 연결된 제 1내지 제 8 D-플립플롭(41-1 ∼ 41-8)과, 입력단(IN1)을 통해 입력된 클럭신호(CK1)를 반전시키기 위한 인버터(IV41)와, 인에이블단자가 인버터(IV41)의 출력단에 각각 연결되고, 제 1내지 제 8 D-플립플롭(41-1 ∼ 41-8) 사이에 순차적으로 각각 연결된 제 9내지 제 16 D-플립플롭(41-9 ∼ 41-16)과, 제 1내지 제 3 입력단이 제 10, 제 12 및 제 16 D-플립플롭(41-10, 41-12, 41-16)의 출력단자(Q)에 각각 연결되고, 출력단이 제 1 D-플립플롭(41-1)의 입력단자(D)에 연결된 멀티플렉서(42)와, 제 1 D-플립플롭(41-1)의 출력단자(Q)와 출력단(OUT40) 사이에 연결된 인버터(IV42)를 구비한다.Referring to FIG. 5, the clock generator 40 of the clock signal generator according to the present invention includes first to eighth D-flip flops 41-1 to 41-with enable terminals connected to the input terminal IN1, respectively. 8), an inverter IV41 for inverting the clock signal CK1 input through the input terminal IN1, and an enable terminal are respectively connected to the output terminal of the inverter IV41, and the first to eighth D-flips. The ninth to sixteenth D-flip flops 41-9 to 41-16 and the first to third input terminals respectively connected sequentially among the flops 41-1 to 41-8, respectively 16 D-flip flops 41-10, 41-12, 41-16, respectively, connected to the output terminals Q, and the output terminals connected to the input terminal D of the first D-flop flops 41-1. The multiplexer 42 and an inverter IV42 connected between the output terminal Q and the output terminal OUT40 of the first D-flip flop 41-1 are provided.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiment and the accompanying drawings, and various substitutions, modifications, and changes are possible within the scope of the present invention without departing from the technical idea. It will be evident to those who have knowledge of.

이상에서 설명한 바와 같이 본 발명의 클럭신호 발생 장치는, 외부로부터 입력되는 다수의 샘플링 주파수를 갖는 클럭신호들이 입력되면, 이를 주파수 고정부를 통해 어느 특정한 샘플링 주파수만을 갖는 클럭신호를 오디오로 입력하여 오디오의 D/A컨버터의 동작 범위를 넓힐 수 있고, 또한 오디오의 내부 동작이 안정되게 수행되도록 할 수 있는 효과를 제공한다.As described above, when the clock signal generator having a plurality of sampling frequencies input from the outside is input, the clock signal generator according to the present invention inputs a clock signal having only a certain sampling frequency as audio through the frequency fixing unit to audio. It is possible to widen the operation range of the D / A converter and to provide the effect of making the internal operation of the audio stable.

Claims (5)

외부로부터 전달된 제 1 클럭신호를 제 1 입력단을 통해 입력하여 어떤 특정한 샘플링 주파수만을 갖는 주클럭신호를 출력하는 주파수 고정부;A frequency fixing unit configured to input a first clock signal transmitted from the outside through a first input terminal and output a main clock signal having only a specific sampling frequency; 상기 제 1 입력단을 통해 입력된 상기 제 1 클럭신호가 갖는 데이터의 다수 비트들을 한비트씩 차례로 입력한 후, 입력된 비트들로 이루어진 하나의 완전한 데이터를 갖는 직렬 클럭신호를 출력하는 클럭 발생부;A clock generator which sequentially inputs a plurality of bits of data of the first clock signal input through the first input terminal one by one, and then outputs a serial clock signal having one complete data consisting of the input bits; 외부로부터 제 2 입력단을 통해 입력된 좌우 채널 방향을 나타내는 제 2 클럭신호에 의해 동작되어 입력단자를 통해 입력된 전원전압을 출력단자를 통해 출력하는 제 1 D-플립플롭;A first D-flip-flop operated by a second clock signal indicating a left and right channel direction input through a second input terminal from the outside to output a power supply voltage input through the input terminal through an output terminal; 상기 제 1 D-플립플롭의 출력신호를 상기 직렬 클럭시호에 동기화하여 출력하는 동기수단;Synchronizing means for outputting the output signal of the first D flip-flop in synchronization with the serial clock signal; 상기 제 1 클럭신호에 의해 동작되어 제 3 입력단을 통해 입력된 제 3 클럭신호를 출력단자를 통해 출력하는 제 2 D-플립플롭;A second D-flip-flop operated by the first clock signal to output a third clock signal input through a third input terminal through an output terminal; 주파수 고정부로부터 출력된 주클럭신호에 의해 동작되어 상기 제 2 클럭신호를 출력단자를 통해 제 1 출력단으로 출력하는 제 3 D-플립플롭; 및A third D-flop flop operated by the main clock signal output from the frequency fixed part to output the second clock signal to the first output terminal through an output terminal; And 외부로부터 입력된 선택신호에 따라 상기 동기수단으로부터 입력된 상기 직렬 클럭신호와 상기 제 2 D-플립플롭으로부터 입력된 상기 제 3 클럭신호를 선택하여 출력하는 제 1 멀티플렉서를 구비한 클럭신호 발생 장치.And a first multiplexer for selecting and outputting the serial clock signal input from the synchronization means and the third clock signal input from the second D-flip flop according to a selection signal input from an external device. 제 1 항에 있어서, 상기 주파수 고정부는The method of claim 1, wherein the frequency fixing unit 입력단을 통해 입력된 클럭신호를 반전시키기 위한 제 1 인버터;A first inverter for inverting the clock signal input through the input terminal; 인에이블단자가 상기 입력단에 연결되며, 전원전압이 K입력단자에 인가되고, 제 1 노드가 J입력단자에 연결되는 제 1 JK-플립플롭;A first JK flip-flop having an enable terminal connected to the input terminal, a power supply voltage applied to the K input terminal, and a first node connected to the J input terminal; 인에이블단자가 상기 입력단에 연결되며, 상기 전원전압이 K입력단자에 인가되고, 상기 JK-플립플롭의 출력단자에 연결된 제 2 노드가 J입력단자에 연결되는 제 2 JK-플립플롭;A second JK flip-flop having an enable terminal connected to the input terminal, the power supply voltage being applied to the K input terminal, and a second node connected to the output terminal of the JK flip-flop connected to the J input terminal; 상기 입력단이 상기 제 2 JK-플립플롭의 출력단자에 연결되며, 출력단이 상기 제 1 노드에 연결되는 제 2 인버터;A second inverter having an input terminal connected to an output terminal of the second JK flip-flop and an output terminal connected to the first node; 인에이블단자가 상기 제 1 인버터의 출력단에 연결되고, 입력단자가 상기 제 2 인버터의 출력단에 연결되는 제 1 D-플립플롭;A first D-flip flop having an enable terminal connected to an output terminal of the first inverter and an input terminal connected to an output terminal of the second inverter; 상기 입력단이 제 1 D-플립플롭의 출력단자에 연결되고, 타입력단이 상기 제 1 JK-플립플롭의 출력단자에 연결된 엑스크러시브노아게이트;An exclusive no-gate connected to the input terminal of the first D-flip flop and to a type force terminal of the first JK-flip flop; 상기 엑스크러시브노아게이트와 제 1 출력단 사이에 연결된 제 1 버퍼;A first buffer coupled between the exclusive noar gate and a first output terminal; 상기 입력단이 상기 제 1 인버터의 출력단에 연결된 제 3 인버터;A third inverter having the input terminal connected to the output terminal of the first inverter; 상기 제 3 인버터와 제 2 출력단 사이에 연결된 제 2 버퍼;A second buffer connected between the third inverter and a second output terminal; 인에이블단자가 상기 입력단에 연결되며, 반전 출력단자가 입력단자로 궤환되는 제 2 D-플립플롭;A second D-flip flop having an enable terminal connected to the input terminal and a reversed output terminal fed back to the input terminal; 상기 제 2 D-플립플롭의 출력단자와 제 3 출력단사이에 연결된 제 3 버퍼를 포함하는 것을 특징으로 하는 클럭신호 발생 장치.And a third buffer connected between the output terminal of the second D flip-flop and the third output terminal. 제 1 항에 있어서, 상기 클럭 발생부는The method of claim 1, wherein the clock generator 인에이블단자가 입력단에 각각 연결된 제 1내지 제 8 D-플립플롭;First to eighth D-flip flops, each having an enable terminal connected to an input terminal; 상기 입력단을 통해 입력된 상기 클럭신호를 반전시키기 위한 제 1 인버터;A first inverter for inverting the clock signal input through the input terminal; 인에이블단자가 상기 제 1 인버터의 출력단에 각각 연결되고, 상기 제 1내지 제 8 D-플립플롭 사이에 순차적으로 각각 연결된 제 9내지 제 16 D-플립플롭;A ninth to sixteenth D-flip flop, each of the enable terminals being respectively connected to an output terminal of the first inverter and sequentially connected between the first to eighth D-flip flops; 제 1내지 제 3 입력단이 상기 제 10, 제 12 및 제 16 D-플립플롭의 출력단자에 각각 연결되고, 출력단이 상기 제 1 D-플립플롭의 입력단자에 연결된 멀티플렉서;A multiplexer having first to third input terminals connected to output terminals of the tenth, twelfth and sixteenth D-flop flops, respectively, and an output terminal of which is connected to the input terminals of the first D-flop flop; 상기 제 1 D-플립플롭의 출력단자와 출력단 사이에 연결된 제 2 인버터를 포함하는 것을 특징으로 하는 클럭신호 발생 장치.And a second inverter connected between the output terminal and the output terminal of the first D flip-flop. 제 1 항에 있어서,The method of claim 1, 상기 주파수 고정부로부터 출력된 상기 주클럭신호를 제 2 출력단으로 출력하기 위하여 상기 주파수 고정부와 상기 제 2 출력단 사이에 순차적으로 연결된 제 2 멀티플렉서와 제 1 버퍼; 및A second multiplexer and a first buffer sequentially connected between the frequency fixed part and the second output end to output the main clock signal output from the frequency fixed part to a second output end; And 상기 제 1 멀티플렉서와 제 3 출력단 사이에 연결되며, 상기 제 1 멀티플렉서의 출력신호를 버퍼링하기 위한 제 2 버퍼를 더 포함하는 것을 특징으로 하는 클럭신호 발생 장치.And a second buffer coupled between the first multiplexer and a third output, for buffering an output signal of the first multiplexer. 제 1 항에 있어서, 상기 동기수단은The method of claim 1, wherein the synchronization means 일입력단이 상기 제 1 D-플립플롭의 출력단에 접속되고 타입력단이 상기 클럭 발생부의 출력단에 접속된 앤드게이트An AND gate having one input terminal connected to an output terminal of the first D flip-flop and a type force terminal connected to an output terminal of the clock generator. 를 포함하는 클럭신호 발생 장치.Clock signal generation device comprising a.
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