KR100248347B1

KR100248347B1 - Semiconductor element spacer manufacturing method

Info

Publication number: KR100248347B1
Application number: KR1019920019903A
Authority: KR
Inventors: 신기수; 김승준; 박해성
Original assignee: 김영환; 현대전자산업주식회사
Priority date: 1992-10-28
Filing date: 1992-10-28
Publication date: 2000-03-15
Also published as: KR940010272A

Abstract

본 발명은 고집적 반도체소자의 스페이서 형성방법에 관한 것으로, 소오스/드레인 영역의 외부면이 계단식 구조로 형성되어 접합리키지 패스가 발생하는 것을 방지하기 위하여, 게이트 전극 측벽에 형성되는 스페이서 하부 구조가 완만한 경사를 갖도록 하는 공정기술이다.The present invention relates to a method for forming a spacer of a highly integrated semiconductor device, in order to prevent the junction rib path from occurring because the outer surface of the source / drain regions is formed in a stepped structure, the spacer structure formed on the sidewalls of the gate electrode is smooth. It is a process technology to have one slope.

Description

Spacer Formation Method of Semiconductor Device

제1a도 내지 제1c도는 종래기술로 스페이서를 형성한 후, 소오스/드레인 영역을 형성한 단면도.1A to 1C are cross-sectional views of forming a source / drain region after forming a spacer according to the prior art.

제2a도 내지 제2d도는 본 발명의 제1실시예에 의해 스페이서를 2단계 식각으로 형성한 후, 소오스/드레인 영역을 형성한 단면도.2A to 2D are cross-sectional views of forming a source / drain region after a spacer is formed in two steps by etching according to the first embodiment of the present invention.

제3a도 내지 제3f도는 본 발명의 제2실시예에 의해 스페이서를 형성하는 공정과, 소오스/드레인을 형성한 단면도.3A to 3F are cross-sectional views of forming a spacer and a source / drain according to a second embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 실리콘기판 2 : 게이트 산화막1 silicon substrate 2 gate oxide film

3 : 게이트 전극 4 : LDD 영역3: gate electrode 4: LDD region

5, 10 : 스페이서용 절연막 6, 6', 11 : 스페이서5, 10: insulating film for spacer 6, 6 ', 11: spacer

7, 12 : 소오스/드레인 영역 8 : 얇은 산화막7, 12: source / drain region 8: thin oxide film

9 : 폴리 실리콘층9: polysilicon layer

본 발명은 고집적 반도체 소자의 스페이서 형성방법에 관한 것으로, 특히 MOSF ET의 게이트 전극 측벽에 이온주입시 마스크로 작용하는 스페이서의 모양을 변화시켜 MOSFET의 접합 누설(Junction leakage)특성을 개선시킬 수 있는 반도체 소자의 스페이서 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a spacer of a highly integrated semiconductor device. In particular, a semiconductor capable of improving junction leakage characteristics of a MOSFET by changing a shape of a spacer acting as a mask when ion is implanted into a gate electrode sidewall of a MOSF ET. A method of forming a spacer of an element is provided.

일반적으로 MOSFET의 접합누설의 특성을 향상시키기 위해 LDD(Lightly Doped Drain)구조를 형성하는데 LDD구조를 형성하기 위해 MOSFET의 게이트전극 측벽에 스페이서를 형성하여 이온주입 마스크로 이용하였다.Generally, LDD (Lightly Doped Drain) structure is formed to improve the characteristics of junction leakage of MOSFET. Spacer is formed on the sidewall of gate electrode of MOSFET to form LDD structure and used as ion implantation mask.

종래의 기술에 의해 스페이서를 형성하는 단계를 제1a도 내지 제1c도를 참조하여 설명하기로 한다.A step of forming the spacer by the conventional technique will be described with reference to FIGS. 1A to 1C.

제1a도는 실리콘 기판(1) 상부에 게이트 산화막(2)을 성장시키고, 그 상부에 게이트 전극(3)을 형성한 다음, 저농도 불순물을 실리콘 기판(1)으로 주입하여 LDD 영역(4)을 형성하였다.FIG. 1A illustrates the growth of the gate oxide film 2 over the silicon substrate 1, the gate electrode 3 formed over the silicon substrate 1, and the low concentration impurity implanted into the silicon substrate 1 to form the LDD region 4. It was.

제1b도는 상기 게이트 전극(3)주변에 스페이서용 절연막(5)을 소정두께 형성한 단면도이다.FIG. 1B is a cross-sectional view in which a spacer insulating film 5 is formed at a predetermined thickness around the gate electrode 3.

제1c도는 상기 스페이서용 절연막(5)을 마스크 없이 건식식각공정으로 식각하여 게이트 전극(3)측벽에 스페이서(6)를 형성하고, 게이트 산화막(2)이 남아있는 상태에서 고농도 불순물을 상기 LDD 영역(4)으로 주입하여 소오스/드레인 영역(7)을 형성한 단면도로써, 상기 스페이서(6)의 외부표면이 실리콘 기판(1)에 대하여 거의 수직하게 형성됨으로 소오스/드레인 영역(7)과 LDD 영역(4)이 만나는 부분이 계단형태로 된다. 그로인하여 불순물의 농도변화가 급격하게 변화되고, 이는 열공정에 의한 결정결함(dislocation)을 생성시키는 원인이 되며, 더나아가 상기 결정결함은 접합 리키지 패스(junction leakage path)로 작용하게 되는 문제점이 있다.In FIG. 1C, the spacer insulating film 5 is etched by a dry etching process without a mask to form a spacer 6 on the sidewall of the gate electrode 3, and the LDD region is formed of high concentration impurities in a state in which the gate oxide film 2 remains. (4) A cross-sectional view of the source / drain region (7) formed by injection into the source / drain region, wherein the outer surface of the spacer (6) is formed substantially perpendicular to the silicon substrate (1). The part where (4) meets becomes a step shape. As a result, a change in the concentration of impurities is rapidly changed, which causes the generation of crystal defects due to the thermal process, and furthermore, the crystal defects act as a junction leakage path. have.

따라서, 본 발명은 상기한 문제점을 해결하기 위하여 스페이서 저부 형상을 완만한 경사를 갖도록 변화시켜 불순물이 이온주입되어 형성된 소오스/드레인 영역의 가장자리가 완만한 형태로 되게 하는 반도체소자의 스페이서 형성 방법을 제공하는데 그 목적이 있다.Accordingly, the present invention provides a method of forming a spacer of a semiconductor device in which the shape of the spacer bottom is changed to have a gentle inclination so as to solve the above problems, so that the edges of the source / drain regions formed by the implantation of impurities become smooth. Its purpose is to.

본 발명은 스페이서 형상에 따라 실리콘기판에 주입되는 소오스/드레인 영역의 불순물 농도가 변화되는 것을 적용한 것이다.The present invention applies that the impurity concentration of the source / drain regions injected into the silicon substrate is changed according to the spacer shape.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

제2a도 내지 제2d도는 본 발명의 제1실시예에 의해 스페이서 형성단계를 도시한 단면도이다.2A through 2D are cross-sectional views illustrating a spacer forming step in accordance with a first embodiment of the present invention.

제2a도는 실리콘 기판(1) 상부에 게이트 산화막(2)을 형성하고, 그 상부에 게이트 전극(3)을 형성한 후, 저농도 불순물을 이온주입하여 실리콘 기판(1)에 LDD영역 (4)을 형성한 상태의 단면도이다.2A shows the gate oxide film 2 formed on the silicon substrate 1, the gate electrode 3 formed on the silicon substrate 1, and the LDD region 4 is formed on the silicon substrate 1 by ion implantation of low concentration impurities. It is sectional drawing of the state formed.

제2b도는 전면에 스페이서용 절연막(4), 예를 들어 산화막을 소정두께 형성한 단면도이다.FIG. 2B is a cross-sectional view in which a spacer insulating film 4, for example, an oxide film is formed on the entire surface thereof.

제2c도는 상기 스페이서용 절연막(5)의 소정두께를 일단계로 건식식각한 단면도이다.FIG. 2C is a cross-sectional view in which the predetermined thickness of the spacer insulating film 5 is dry-etched in one step.

제2d도는 상기 스페이서용 절연막(5)의 남은 두께를 이단계로 건식식각하되, 일단계건식식각 속도 보다 1/3이하로 되게하여 게이트 전극(3)의 측벽에 저부가 완만한 경사를 갖는 스페이서(6')를 형성한 후 고농도 불순물을 이온주입하여 소오스/드레인 영역(7)을 형성한 단면도이다. 여기서, 이단계 식각공정은 일단계식각공정보다 식각속도를 저하시키기 위해 건식식각장비의 챔버내의 압력을 저하시키거나 RF파우어를 다운(down)시키거나 전극의 간격을 넓혀준 것이며, 저부가 완만한 경사를 갖는 스페이서를 형성하므로써, 그로인하여, 소오스/드레인 영역(7)의 가장자리가 완만한 경사를 가지고 형성됨을 알 수 있다.FIG. 2D illustrates the remaining thickness of the insulating film 5 for spacers being dry-etched in this step, but less than 1/3 less than the one-step dry etching speed, so that the bottom portion of the spacer electrode 6 having a gentle bottom slope is formed on the sidewall of the gate electrode 3. ') Is formed and then the source / drain regions 7 are formed by ion implantation of high concentration impurities. Here, the two-step etching process is to lower the pressure in the chamber of the dry etching equipment, to lower the RF power or to widen the electrode spacing in order to lower the etching rate than the one-step etching process, and the bottom is gently inclined. It can be seen that by forming a spacer having a, the edge of the source / drain region 7 is formed with a gentle inclination.

제3a도 내지 제3f도는 본 발명의 제2실시예에 의하여 스페이서 형성단계를 도시한 단면도이다.3A to 3F are cross-sectional views illustrating a spacer forming step according to a second embodiment of the present invention.

제3a도는 실리콘 기판(1)상부에 게이트 산화막(2)을 형성하고, 그 상부에 게이트 전극(3)을 형성하고, 저농도 불순물을 이온 주입하여 실리콘 기판(1)에 LDD 영역( 4)을 형성한 단면도이다.3A shows the gate oxide film 2 formed on the silicon substrate 1, the gate electrode 3 is formed on the silicon substrate 1, and the LDD region 4 is formed on the silicon substrate 1 by ion implantation of low concentration impurities. One cross section.

제3b도는 상기 게이트 전극(3)표면에 얇은 산화막(8)을 성장시킨 상태의 단면도이다.3B is a sectional view of a state in which a thin oxide film 8 is grown on the surface of the gate electrode 3.

제3c도는 얇은 산화막(8)상부에 폴리실리콘층(9)을 소정두께 증착한 상태의 단면도이다.3C is a cross-sectional view of the polysilicon layer 9 deposited on the thin oxide film 8 by a predetermined thickness.

제3d도는 상기 폴리실리콘층(9)상부에 스페이서용 절연막(10), 예를 들어 산화막을 증착한 단면도이다.3D is a cross-sectional view of depositing a spacer insulating film 10, for example an oxide film, on the polysilicon layer 9.

제3e도는 상기 스페이서용 절연막(10)을 건식식각공정으로 식각하여 게이트 전극(3)측벽에 스페이서(11)를 형성한 단면도로써, 이공정으로 폴리실리콘층(9)이 노출된다.3E is a cross-sectional view of the spacer insulating layer 10 formed on the sidewall of the gate electrode 3 by etching the spacer insulating film 10 in a dry etching process, in which the polysilicon layer 9 is exposed.

제3f도는 제3e도 공정으로 노출된 폴리실리콘층(9)을 건식식각하여 스페이서(11)저부에 완만한 구조를 갖도록하고, 고농도불순물을 이온주입하여 소오스/드레인 영역(12)의 가장자리를 완만하게 형성한 단면도이다.FIG. 3f is a dry etching of the polysilicon layer 9 exposed by the process of FIG. 3e to have a gentle structure at the bottom of the spacer 11, and ion implantation of a high concentration impurity to smooth the edge of the source / drain region 12 It is a formed section.

본 발명의 제2실시예에 의한 소오스/드레인 영역(12)의 구조도 게이트 전극(3)측벽의 스페이서(11) 하부에 남아있는 폴리실리콘층(9)에 의해 완만한 경사를 가짐을 도시한다.The structure of the source / drain regions 12 according to the second embodiment of the present invention also shows that the polysilicon layer 9 remaining under the spacer 11 of the side wall of the gate electrode 3 has a gentle inclination. .

본 발명의 제3실시예는(도면에는 도시안됨) 본 발명의 제1실시예의 제2b도 공정에서 스페이서용 절연막을 2단계로 증착하되, 상부에 형성되는 2단계 절연막은 식각이 빨리되고, 하부에 형성되는 1단계 절연막은 식각이 2단계 절연막보다 상대적으로 늦게 되는 절연막으로 증착하고, 건식식각공정으로 식각시키면 하부구조가 완만한 경사를 갖는 스페이서를 형성하게 된다. 상기 스페이서 절연막은 예를 들어 1단계로 HTO막 (High Temperature Oxide layer)을 500Å정도 형성하고, 2단계로 TEOS막을 스페이서 두께를 고려하여 형성할 수 있다.In the third embodiment of the present invention (not shown in the drawing), the insulating film for spacers is deposited in two steps in the second step of the first embodiment of the present invention, but the two-step insulating film formed on the upper side is quickly etched, The first step insulating film formed on the substrate is deposited with an insulating film whose etching is relatively later than the second step insulating film, and is etched by a dry etching process to form a spacer having a gentle inclination of the underlying structure. For example, the spacer insulating film may be formed by forming a HTO film (High Temperature Oxide layer) of about 500 GPa in one step, and forming a TEOS film by considering the spacer thickness in two steps.

본 발명에 의한 스페이서 형성 개선은 소오스/드레인의 접합 리키지 패스 발생을 감소시킨다. 그로인하여 집적도의 증가에 따른 얇은-접합(Shallow-junchtion)사용시의 접합형성기술의 공정여유를 확보할 수 있다.The spacer formation improvement according to the present invention reduces the occurrence of source junction drain junctions. As a result, it is possible to secure the process margin of the joint formation technique when using the shallow-junchtion with the increase of the degree of integration.

Claims

In the method of forming a spacer of a MOSFET, in order to form a spacer having a gentle inclination of the edge substructure on the sidewall of the gate electrode, a gate electrode is formed by a known technique, and then an insulating film for spacers is formed on the entire surface. Next, the predetermined thickness of the insulating film for the spacer is etched by one-step dry etching, and then the insulating film for the spacer is etched by the two-step dry etching, but the etching is performed at an etching rate slower than the first-step etching speed to incline a gentle edge substructure. Forming a spacer having a spacer;

The method of claim 1, wherein the two-step dry etching causes the etching speed to be 1/3 or less compared to the first-step dry etching speed.

The method of claim 2, wherein the pressure in the chamber of the dry etching apparatus is lowered or the RF power is lowered to lower the etching rate.

In the method for forming a spacer of a MOSFET, after forming a gate electrode by a known technique, growing a thin oxide film as a buffer layer over the entire surface, and forming a predetermined thickness of the polysilicon layer on the upper surface of the polysilicon layer Forming a spacer insulating film in a predetermined thickness, etching the spacer insulating film by a dry etching process to form a spacer on the sidewall of the gate, and dry etching the polysilicon layer exposed by the spacer. Forming a spacer having a gentler shape.