KR100244490B1 - Level shifting inverter circuit - Google Patents

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Abstract

본 발명은 레벨 시프팅 인버터 회로에 관한 것으로, 드레인은 출력단자(OUTA)로 하며, 입력신호(A)에 따라 온/오프되는 풀다운모스트랜지스터(Q5)와; 상기 입력신호(A)를 반전하여 출력하는 인버터(INV1)와; 상기 인버터(INV1)의 출력신호에 따라 온/오프되는 풀다운모스트랜지스터(Q4)와; 드레인은 상기 출력단자(OUTA)에 접속되며, 상기 모스트랜지스터(Q4)에 동기하여 온/오프되는 전원전압(VCH)에 풀업된 모스트랜지스터(Q3)와; 상기 입력신호(A)에 따라 온/오프되는 전원전압(VCC)에 풀업된 모스트랜지스터(Q1)와; 상기 모스트랜지스터(Q1)의 게이트와 드레인 사이에 접속되어 상기 모스트랜지스터(Q1) 턴온시 출력전압(VCC)을 충전하는 펌프커패시터(Q6)와; 소스는 상기 모스트랜지스터(Q1)의 드레인에 접속되고, 드레인은 상기 모스트랜지스터(Q3)의 게이트에 접속되어, 상기 인버터(INV1)의 출력신호에 따라 상기 펌프커패시터(Q6)의 충전전압을 전달하는 모스트랜지스터(Q2)로 구성한다. 이와같이 풀업 피모스트랜지스터 중 하나는 낮은 구동전압(VCC)을 사용하고, 나머지 하나에만 높은 구동전압(VCH)을 사용하고, 펌핑원리를 이용한 펌프콘덴서의 충전전압을 이용하여 스위칭 시 관통전류가 흐르지 못하도록 함으로써 전류소모를 줄일 수 있고, 레벨시프터의 기능과 인버터의 기능을 동시에 수행할 수 있는 효과가 있다.The present invention relates to a level shifting inverter circuit, a drain being an output terminal (OUTA), the pull-down MOS transistor (Q5) turned on / off in accordance with the input signal (A); An inverter INV1 for inverting and outputting the input signal A; A pull-down MOS transistor Q4 turned on / off according to the output signal of the inverter INV1; A drain connected to the output terminal OUTA, and a morph transistor Q3 pulled up to a power supply voltage VCH that is turned on / off in synchronization with the MOS transistor Q4; A MOS transistor Q1 pulled up to a power supply voltage VCC turned on / off according to the input signal A; A pump capacitor Q6 connected between the gate and the drain of the MOS transistor Q1 to charge the output voltage VCC when the MOS transistor Q1 is turned on; A source is connected to the drain of the MOS transistor Q1, and a drain is connected to the gate of the MOS transistor Q3 to transfer the charging voltage of the pump capacitor Q6 according to the output signal of the inverter INV1. It consists of a MOS transistor Q2. In this way, one of the pull-up PMOS transistors uses a low driving voltage (VCC), a high driving voltage (VCH) for the other one, and a charging voltage of a pump capacitor using a pumping principle to prevent a through current from flowing during switching. As a result, current consumption can be reduced, and the function of the level shifter and the inverter can be simultaneously performed.

Description

레벨 시프팅 인버터 회로Level shifting inverter circuit

본 발명은 낮은 구동전압(VCC)을 높은 구동전압(VCH)로 바꿀 때 사용되는 레벨 시프터 회로에 관한 것으로, 특히 펌핑원리를 이용하여 풀업 피모스트랜지스터의 관통전류를 차단하는 구조를 가지도록 함으로써 전력소모를 줄이는데 적당 하도록 한 레벨 시프팅 인버터 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a level shifter circuit used when converting a low driving voltage (VCC) into a high driving voltage (VCH). In particular, the pumping principle is used to block a through current of a pull-up PMOS transistor. The invention relates to a level shifting inverter circuit suitable for reducing consumption.

도1은 종래 레벨 시프트 회로도로서, 이에 도시된 바와같이 입력신호(A)를 반전하여 '하이'신호(VCC) 또는 '로우'신호(VSS)를 출력하는 인버터(INV1)와; 소스는 접지되고 입력신호(A)에 따라 온/오프되는 엔모스트랜지스터(Q5)와; 드레인은 상기 엔모스트랜지스터(Q5)의 드레인에 접속되고, 입력신호(A)에 따라 온/오프되는 피모스트랜지스터(Q3)와; 소스는 접지되고, 드레인은 출력단자(OUTA)로 하며, 상기 인버터(INV1)의 출력신호에 따라 온/오프되는 엔모스트랜지스터(Q6)와; 드레인은 상기 엔모스트랜지스터(Q6)의 드레인에 접속되고, 상기 인버터(INV1)의 출력신호에 따라 온/오프되는 피모스트랜지스터(Q4)와; 소스는 전원전압(VCH)에 접속되고, 드레인은 상기 피모스트랜지스터(Q3)의 드레인에 접속되며, 게이트는 상기 출력단자(OUTA)에 접속된 피모스트랜지스터(Q1)와; 소스는 전원전압(VCH)에 접속되고, 드레인은 상기 피모스트랜지스터(Q4)의 소스에 접속되며, 게이트는 상기 엔모스트랜지스터(Q5)의 드레인에 접속되어 구성된다.1 is a conventional level shift circuit diagram, inverting an input signal A and outputting a 'high' signal VCC or a 'low' signal VSS as shown therein; A source is grounded and an on-off transistor Q5 is turned on / off in accordance with the input signal A; A drain is connected to the drain of the enMOS transistor Q5 and is turned on / off in accordance with an input signal A; A source is grounded, a drain is an output terminal OUTA, and an enMOS transistor Q6 is turned on / off according to the output signal of the inverter INV1; A drain is connected to the drain of the enMOS transistor Q6 and is turned on / off according to the output signal of the inverter INV1; A source is connected to a power supply voltage VCH, a drain is connected to a drain of the PMOS transistor Q3, and a gate is connected to the output terminal OUTA; The source is connected to the power supply voltage VCH, the drain is connected to the source of the PMOS transistor Q4, and the gate is connected to the drain of the NMOS transistor Q5.

이와같이 구성된 종래 회로의 동작을 첨부한 도면을 참조하여 설명하면 다음과 같다.The operation of the conventional circuit configured as described above will be described with reference to the accompanying drawings.

먼저, 입력신호(A)가 '로우'신호(VSS)이면 이는 인버터(INV1)를 통해 '하이'신호(VCC)로 반전되어 엔모스트랜지스터(Q6)의 게이트에 인가된다.First, when the input signal A is the 'low' signal VSS, it is inverted into the 'high' signal VCC through the inverter INV1 and applied to the gate of the enmo transistor Q6.

따라서 상기 엔모스트랜지스터(Q6)가 턴온되어 출력(OUTA)으로는 '로우'신호(VSS)가 출력된다.Therefore, the MOS transistor Q6 is turned on, and a 'low' signal VSS is output to the output OUTA.

반대로, 입력신호(A)가 '하이'신호(VCC)이면 엔모스트랜지스터(Q5)가 턴온되어, 피모스트랜지스터(Q2)의 게이트에 '로우'신호(VSS)가 인가된다.On the contrary, when the input signal A is the 'high' signal VCC, the NMOS transistor Q5 is turned on and the 'low' signal VSS is applied to the gate of the PMOS transistor Q2.

그리고 상기 입력신호(A)는 인버터(INV1)를 통해 '로우'신호(VSS)로 반전되어 피모스트랜지스터(Q4)의 게이트에 인가된다.The input signal A is inverted into the 'low' signal VSS through the inverter INV1 and applied to the gate of the PMOS transistor Q4.

이로인해 피모스트랜지스터(Q2)와 피모스트랜지스터(Q4)가 턴온되어 출력(OUTA)으로 는 '하이'신호(VCH)가 출력된다.As a result, the PMOS transistor Q2 and the PMOS transistor Q4 are turned on, and the 'high' signal VCH is output to the output OUTA.

상기 입력신호(A)와 출력신호(OUTA)의 전압크기를 비교하면 도2에 도시된 바와같고, 풀업 모스트랜지스터(Q1,Q2)의 전류의 피크치는 도3에 도시된 바와같다.The voltage magnitudes of the input signal A and the output signal OUTA are shown in FIG. 2, and the peak values of the currents of the pull-up MOS transistors Q1 and Q2 are shown in FIG. 3.

이상에서 설명한 바와같이 종래의 회로는 두 개의 풀업 피모스트랜지스터의 전원전압으로 높은 구동전압을 사용하였고, 스위칭시 관통전류가 흘러 전류소모가 많은 문제점이 있었다.As described above, the conventional circuit uses a high driving voltage as the power supply voltages of the two pull-up PMOS transistors, and there is a problem in that the current consumption is high because a through current flows during switching.

본 발명의 목적은 이러한 종래의 문제점을 해결하기 위해 풀업 피모스트랜지스터 중 하나는 낮은 구동전압을 사용하고, 나머지 하나에만 높은 구동전압을 사용하고, 펌핑원리를 이용한 펌프콘덴서의 충전전압을 이용하여 스위칭 시 관통전류가 흐르지 못하도록 함으로써 전류소모를 줄일 수 있도록 한 레벨 시프팅 인버터 회로를 제공하는데 있다.An object of the present invention is to solve the conventional problems, one of the pull-up PMOS transistor using a low drive voltage, a high drive voltage only to the other, switching using the charging voltage of the pump capacitor using the pumping principle It is to provide a level shifting inverter circuit to reduce the current consumption by preventing the through-current during the flow.

도 1은 종래 레벨 시프트 회로도.1 is a conventional level shift circuit diagram.

도 2는 입력신호(A)와 출력전압(OUTA)과의 관계를 나타낸 파형도.2 is a waveform diagram showing a relationship between an input signal A and an output voltage OUTA.

도 3은 풀업 모스트랜지스터의 전류 피크치를 나타낸 파형도.3 is a waveform diagram showing a current peak value of a pull-up MOS transistor;

도 4는 본 발명의 일 실시예시도.Figure 4 is an embodiment of the present invention.

도 5는 도4에 있어서, 입력신호(A)와 출력전압(OUTA)과의 관계를 나타낸 파형도.FIG. 5 is a waveform diagram showing a relationship between an input signal A and an output voltage OUTA in FIG.

도 6은 도4에 있어서, 풀업 모스트랜지스터의 전류 피크치를 나타낸 파형도.6 is a waveform diagram showing a current peak value of a pull-up MOS transistor in FIG. 4;

상기 본 발명의 목적을 달성하기 위한 레벨 시프팅 인버터 회로는 드레인은 출력단자로 하며, 입력신호에 따라 온/오프되는 제1풀다운모스트랜지스터와; 상기 입력신호를 반전하여 출력하는 인버터와; 상기 인버터의 출력신호에 따라 온/오프되는 제2풀다운모스트랜지스터와; 드레인은 상기 출력단자에 접속되며, 상기 제2풀다운모스트랜지스터에 동기하여 온/오프되는 높은 전원전압에 풀업된 제1풀업모스트랜지스터와; 상기 입력신호에 따라 온/오프되는 낮은 전원전압에 풀업된 제2풀업모스트랜지스터와; 상기 제2풀업모스트랜지스터의 게이트와 드레인 사이에 접속되어 상기 제2풀업모스트랜지스터 턴온시 낮은 전원전압을 충전하는 펌프커패시터와; 소스는 상기 제2풀업모스트랜지스터의 드레인에 접속되고, 드레인은 상기 제1풀업모스트랜지스터의 게이트에 접속되어, 상기 인버터의 출력신호에 따라 상기 펌프커패시터의 충전전압을 전달하는 모스트랜지스터로 구성한다.A level shifting inverter circuit for achieving the object of the present invention, the drain is an output terminal, the first pull-down MOS transistor on / off in accordance with the input signal; An inverter for inverting and outputting the input signal; A second pull-down MOS transistor turned on / off according to the output signal of the inverter; A drain connected to the output terminal, the first pull-up MOS transistor pulled up to a high power supply voltage turned on / off in synchronization with the second pull-down MOS transistor; A second pull-up MOS transistor pulled up to a low power supply voltage turned on / off according to the input signal; A pump capacitor connected between the gate and the drain of the second pull-up MOS transistor to charge a low power supply voltage when the second pull-up MOS transistor is turned on; A source is connected to the drain of the second pull-up MOS transistor, the drain is connected to the gate of the first pull-up MOS transistor, and composed of a MOS transistor for transferring the charge voltage of the pump capacitor in accordance with the output signal of the inverter.

이하, 본 발명의 작용 및 효과에 관하여 일 실시예를 들어 설명하면 다음과 같다.Hereinafter, an embodiment will be described with reference to the operation and effects of the present invention.

도4는 본 발명의 일 실시예시도로서, 이에 도시한 바와같이 소스는 접지되고, 드레인은 출력단자(OUTA)로 하며, 입력신호(A)에 따라 온/오프되는 엔모스트랜지스터(Q5)와; 상기 입력신호(A)를 반전하여 '하이'신호(VCC) 또는 '로우'신호(VSS)를 출력하는 인버터(INV1)와; 소스는 접지되고, 상기 인버터(INV1)의 출력신호에 따라 온/오프되는 엔모스트랜지스터(Q4)와; 소스는 전원전압(VCH)에 접속되고, 드레인은 상기 출력단자(OUTA)에 접속되며, 상기 엔모스트랜지스터(Q4)가 온되면 같이 온되는 피모스트랜지스터(Q3)와; 소스는 전원전압(VCC)단에 접속되고, 상기 입력신호(A)에 따라 온/오프되는 피모스트랜지스터(Q1)와; 상기 피모스트랜지스터(Q1)의 게이트와 드레인에 접속되어 상기 피모스트랜지스터(Q1) 턴온시 출력전압(VCC)을 충전하는 펌프커패시터(Q6)와; 소스는 상기 피모스트랜지스터(Q1)의 드레인에 접속되고, 드레인은 상기 피모스트랜지스터(Q3)의 게이트에 접속되어, 상기 인버터(INV1)의 출력신호에 따라 온/오프되어 상기 펌프커패시터(Q6)의 충전전압을 전달하는 피모스트랜지스터(Q2)로 구성한다.4 is an exemplary embodiment of the present invention. As shown in FIG. 4, the source is grounded, the drain is the output terminal OUTA, and the NMOS transistor Q5 is turned on / off according to the input signal A. FIG. ; An inverter INV1 for inverting the input signal A and outputting a 'high' signal VCC or a 'low' signal VSS; A source is grounded and an on-off transistor Q4 is turned on / off according to the output signal of the inverter INV1; A source connected to a power supply voltage VCH, a drain connected to the output terminal OUTA, and a PMOS transistor Q3 that is turned on together when the NMOS transistor Q4 is turned on; A source is connected to a power supply voltage VCC terminal, and is a PMOS transistor Q1 that is turned on / off in accordance with the input signal A; A pump capacitor Q6 connected to the gate and the drain of the PMOS transistor Q1 to charge the output voltage VCC when the PMOS transistor Q1 is turned on; A source is connected to the drain of the PMOS transistor Q1, a drain is connected to the gate of the PMOS transistor Q3, and is turned on / off according to the output signal of the inverter INV1, so that the pump capacitor Q6 It consists of a PMOS transistor (Q2) for delivering a charging voltage of.

이와같이 구성한 본 발명의 일 실시예의 동작을 살펴보면 다음과 같다.Looking at the operation of an embodiment of the present invention configured as described above are as follows.

입력신호(A)가 '로우'신호(VSS)이면, 인버터(INV1)는 이를 반전하여 '하이'신호(VCC)로 출력하는데, 이로인해 엔모스트랜지스터(Q4)가 턴온된다.When the input signal A is the 'low' signal VSS, the inverter INV1 inverts it and outputs it as the 'high' signal VCC. As a result, the NMOS transistor Q4 is turned on.

상기 엔모스트랜지스터(Q4)가 턴온됨으로 인해 접지측 전원(VSS)을 게이트에 인가받은 피모스트랜지스터(Q3)가 턴온되어 출력(OUTA)으로는 '하이'신호(VCH)가 출력된다.As the NMOS transistor Q4 is turned on, the PMOS transistor Q3 applied to the gate of the ground-side power source VSS is turned on, and the 'high' signal VCH is output to the output OUTA.

이때, 상기 입력신호(A)에 의해 피모스트랜지스터(Q1)도 턴온되는데, 이로인해 전원전압(VCC)이 펌프커패시터(Q6)에 충전된다.At this time, the PMOS transistor Q1 is also turned on by the input signal A, so that the power supply voltage VCC is charged to the pump capacitor Q6.

반대로 입력신호(A)가 '하이'신호(VCC)이면, 엔모스트랜지스터(Q5)가 턴온되어 출력(OUTA)으로는 '로우'신호(VSS)가 출력된다.On the contrary, when the input signal A is the 'high' signal VCC, the NMOS transistor Q5 is turned on to output the 'low' signal VSS to the output OUTA.

이때, 상기 입력신호(A)를 반전하여 출력하는 인버터(INV1)의 출력신호에 의해 피모스트랜지스터(Q2)가 턴온되어 상기 펌프커패시터(Q6)에 의해 펌핑된 전압(VCC+VCC 〉 VCH)이 피모스트랜지스터(Q3)의 게이트에 인가된다.At this time, the PMOS transistor Q2 is turned on by the output signal of the inverter INV1 which inverts the input signal A and outputs the voltage (VCC + VCC> VCH) pumped by the pump capacitor Q6. It is applied to the gate of the PMOS transistor Q3.

이로인해 피모스트랜지스터(Q3)의 관통전류를 막아 준다.This prevents the penetrating current of the PMOS transistor Q3.

상기 입력신호(A)와 출력신호(OUTA)의 전압크기를 비교하면 도5에 도시된 바와같고, 풀업 모스트랜지스터(Q1,Q3)의 전류의 피크치는 도6에 도시된 바와같다.The voltage magnitudes of the input signal A and the output signal OUTA are shown in FIG. 5, and the peak values of the currents of the pull-up MOS transistors Q1 and Q3 are shown in FIG. 6.

이상에서 상세히 설명한 바와같이 본 발명은 풀업 피모스트랜지스터 중 하나는 낮은 구동전압을 사용하고, 나머지 하나에만 높은 구동전압을 사용하고, 펌핑원리를 이용한 펌프콘덴서의 충전전압을 이용하여 스위칭 시 관통전류가 흐르지 못하도록 함으로써 전류소모를 줄일 수 있고, 레벨시프터의 기능과 인버터의 기능을 동시에 수행할 수 있는 효과가 있다.As described in detail above, in the present invention, one of the pull-up PMOS transistors uses a low driving voltage, a high driving voltage only for the other one, and a through-current is switched when switching using the charging voltage of the pump capacitor using the pumping principle. By preventing flow, current consumption can be reduced, and the function of the level shifter and the inverter can be simultaneously performed.

Claims (3)

드레인은 출력단자(OUTA)로 하며, 입력신호(A)에 따라 온/오프되는 풀다운모스트랜지스터(Q5)와; 상기 입력신호(A)를 반전하여 출력하는 인버터(INV1)와; 상기 인버터(INV1)의 출력신호에 따라 온/오프되는 풀다운모스트랜지스터(Q4)와; 드레인은 상기 출력단자(OUTA)에 접속되며, 상기 모스트랜지스터(Q4)에 동기하여 온/오프되는 전원전압(VCH)에 풀업된 모스트랜지스터(Q3)와; 상기 입력신호(A)에 따라 온/오프되는 전원전압(VCC)에 풀업된 모스트랜지스터(Q1)와; 상기 모스트랜지스터(Q1)의 게이트와 드레인 사이에 접속되어 상기 모스트랜지스터(Q1) 턴온시 출력전압(VCC)을 충전하는 펌프커패시터(Q6)와; 소스는 상기 모스트랜지스터(Q1)의 드레인에 접속되고, 드레인은 상기 모스트랜지스터(Q3)의 게이트에 접속되어, 상기 인버터(INV1)의 출력신호에 따라 상기 펌프커패시터(Q6)의 충전전압을 전달하는 모스트랜지스터(Q2)로 구성한 것을 특징으로 하는 레벨 시프팅 인버터 회로.A drain is an output terminal OUTA and a pull-down MOS transistor Q5 turned on / off according to the input signal A; An inverter INV1 for inverting and outputting the input signal A; A pull-down MOS transistor Q4 turned on / off according to the output signal of the inverter INV1; A drain connected to the output terminal OUTA, and a morph transistor Q3 pulled up to a power supply voltage VCH that is turned on / off in synchronization with the MOS transistor Q4; A MOS transistor Q1 pulled up to a power supply voltage VCC turned on / off according to the input signal A; A pump capacitor Q6 connected between the gate and the drain of the MOS transistor Q1 to charge the output voltage VCC when the MOS transistor Q1 is turned on; A source is connected to the drain of the MOS transistor Q1, and a drain is connected to the gate of the MOS transistor Q3 to transfer the charging voltage of the pump capacitor Q6 according to the output signal of the inverter INV1. A level shifting inverter circuit comprising a morph transistor (Q2). 제1항에 있어서, 모스트랜지스터(Q1,Q2,Q3)는 피모스트랜지스터인 것을 특징으로 하는 레벨 시프팅 인버터 회로.2. The level shifting inverter circuit according to claim 1, wherein the morph transistors (Q1, Q2, Q3) are morph transistors. 제1항에 있어서, 풀다운모스트랜지스터(Q4,Q5)는 엔모스트랜지스터인 것을 특징으로 하는 레벨 시프팅 인버터 회로.2. The level shifting inverter circuit of claim 1, wherein the pull-down MOS transistors (Q4, Q5) are en-MOS transistors.
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