KR100243754B1 - Parameter changing apparatus of convolution interlever - Google Patents
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Abstract
본 발명은 메모리를 효율적으로 제어하여 데이터 레이트와 확장성을 높이기 위하여, 소정의 로우/칼럼 선택 어드레스에 따라 입력 데이터를 저장 및 인출하는 메모리와, 외부로부터 입력되는 클록을 카운팅하여 상기 메모리의 칼럼을 선택하기 위한 어드레스를 생성하는 카운터와, 상기 카운터에서 생성된 칼럼 선택신호에 따라 입력 클록을 스위칭하여 출력하는 클록 스위칭부와, 상기 클록 스위칭부에서 출력된 클록에 따라 인터리빙 심도를 위한 팩터를 생성하는 복수개의 팩터 생성기로 이루어진 팩터 생성부, 및 상기 카운터에서 출력된 칼럼 선택신호에 따라 상기 팩터 생성부 내의 다수개의 팩터 생성기에서 출력된 팩터 중 하나를 선택하여 상기 메모리의 로우 선택 어드레스 신호로 출력하는 어드레스 선택부를 구비한 컨벌루션 인터리버의 파라미터 변경 장치를 제공한다.According to the present invention, a memory for storing and retrieving input data according to a predetermined row / column selection address and a clock inputted from an external device are counted to improve data rate and expandability by efficiently controlling the memory. A counter for generating an address for selection, a clock switching unit for switching and outputting an input clock according to the column selection signal generated by the counter, and a factor for interleaving depth according to the clock output from the clock switching unit A factor generation unit including a plurality of factor generators, and an address for selecting one of factors output from the plurality of factor generators in the factor generator according to the column selection signal output from the counter and outputting the selected row as the row selection address signal of the memory Par of Convolution Interleaver with Selection It provides a meter change device.
Description
본 발명은 컨벌루션(Convolution) 인터리버(Interleaver)의 파라미터 변경 기술에 관한 것으로, 특히 데이터 레이트와 확장성을 높일 수 있도록 한 컨벌루션 인터리버의 파라미터 변경 장치에 관한 것이다.The present invention relates to a parameter changing technique of a convolution interleaver, and more particularly, to an apparatus for changing a parameter of a convolution interleaver to improve data rate and scalability.
일반적으로 종래의 인터리버는 디지털 신호 처리기(DSP)나 마이크로 프로세서를 이용하여 어드레스를 발생시키고, 이 어드레스에 따라 메모리에 데이터를 쓰거나 읽도록 한다.In general, a conventional interleaver generates an address using a digital signal processor (DSP) or a microprocessor, and writes or reads data into memory according to the address.
이러한 종래의 인터리버는 첨부한 도 1과 같다.Such a conventional interleaver is as shown in FIG.
도시된 바와 같이, 입력 데이터를 에스램(SRAM)과 같은 메모리(2)에 기록하거나 그 메모리(2)에 기록된 데이터를 판독하여 출력하기 위한 어드레스를 생성하는 마이크로 프로세서(1)로 구성되어 있다.As shown, it is composed of a microprocessor 1 which writes input data to a memory 2 such as an SRAM or generates an address for reading and outputting the data recorded in the memory 2. .
이와 같이 구성된 종래 인터리버의 동작을 설명하면 다음과 같다.The operation of the conventional interleaver configured as described above is as follows.
먼저, 입력 데이터로 M비트의 데이터가 들어오면 마이크로 프로세서(1)는 그 입력 데이터를 메모리(2)에 세로 방향으로 순차적으로 기록하기 위한 어드레스를 지정하게 된다.First, when M bits of data are input as input data, the microprocessor 1 designates an address for sequentially writing the input data in the memory 2 in the vertical direction.
이렇게 어드레스가 지정되면 메모리(2)는 그 지정된 어드레스에 따라 입력 데이터를 세로 방향으로 순차 기록하게 된다.When the address is designated in this way, the memory 2 sequentially writes the input data in the vertical direction according to the designated address.
여기서, 도면 중 M은 입력 데이터의 비트 폭을 나타낸 것이고, N은 인터리버를 구성하기 위한 메모리(2)의 어드레스 폭이다.Here, M in the figure represents the bit width of the input data, and N is the address width of the memory 2 for configuring the interleaver.
한편, 메모리(2)에 기록된 데이터를 읽기 위해서는 마이크로 프로세서(1)는 전술한 바와 같이 어드레스를 지정하게 되고, 그 지정된 어드레스에 의해 메모리(2)는 데이터를 인출시키게 된다.On the other hand, in order to read the data recorded in the memory 2, the microprocessor 1 designates an address as described above, and the memory 2 draws out the data by the designated address.
이때, 메모리(2) 내의 어드레스를 계산하는 방법이 복잡하기 때문에 여러 클록이 하나의 어드레스를 계산하는 데 소비된다.At this time, since a method of calculating an address in the memory 2 is complicated, several clocks are consumed to calculate one address.
도 2는 상기와 같이 어드레스에 따라 데이터를 기록하거나 읽어내는 경우 컨벌루션 인터리빙의 일예로써, 메모리(2) 내의 지연 메모리의 구성이다.2 is a configuration of a delay memory in the memory 2 as an example of convolutional interleaving when writing or reading data according to an address as described above.
여기서, K는 인터리빙의 심도를 조절하기 위한 팩터이다.Here, K is a factor for adjusting the depth of interleaving.
그러나, 이러한 종래의 인터리버는 데이터 레이트가 높은 장치에서 마이크로 프로세서나 디지털 신호 처리기를 이용하여 어드레스를 계산하게 되면 하나의 어드레스를 계산하기 위해 여러 클록이 필요하므로 어드레스를 계산하기 위한 시간이 상당히 많이 소요되는 문제점이 있었다.However, such a conventional interleaver requires a large number of clocks to calculate an address when the address is calculated using a microprocessor or a digital signal processor in a high data rate device. There was a problem.
따라서, 본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여, 메모리와 데이터를 효율적으로 액세스하여 데이터 레이트와 확장성을 높일 수 있는 컨벌루션 인터리버의 파라미터 변경 장치를 제공하는 데 있다.Accordingly, an object of the present invention is to provide a convolution interleaver parameter changing device capable of efficiently accessing memory and data to increase data rate and scalability in order to solve the problems of the prior art.
이러한 본 발명의 목적을 달성하기 위한 본 발명의 장치는, 소정의 로우, 칼럼 선택 어드레스에 따라 입력 데이터를 저장 및 인출하는 메모리; 외부로부터 입력되는 클록을 카운팅하여 상기 메모리의 칼럼을 선택하기 위한 어드레스를 생성하는 카운터; 상기 카운터에서 생성된 칼럼 선택신호에 따라 입력 클록을 스위칭하여 출력하는 클록 스위칭부; 상기 클록 스위칭부에서 출력된 클록에 따라 인터리빙 심도를 위한 팩터를 생성하는 복수개의 팩터 생성기로 이루어진 팩터 생성부; 및 상기 카운터에서 출력된 칼럼 선택신호에 따라 상기 팩터 생성부 내의 다수개의 팩터 생성기에서 출력된 팩터 중 하나를 선택하여 상기 메모리의 로우 선택 어드레스 신호로 출력하는 어드레스 선택부를 구비한 것을 특징으로 한다.The apparatus of the present invention for achieving the object of the present invention comprises a memory for storing and retrieving input data according to a predetermined row, column selection address; A counter for counting a clock input from an outside to generate an address for selecting a column of the memory; A clock switching unit for switching and outputting an input clock according to the column selection signal generated by the counter; A factor generator comprising a plurality of factor generators for generating a factor for an interleaving depth according to a clock output from the clock switching unit; And an address selector configured to select one of factors output from a plurality of factor generators in the factor generator according to the column select signal output from the counter and output the selected row as a row select address signal of the memory.
제1도는 종래 기술에 의한 컨벌루션 인터리버의 구성을 나타낸 블록도이고,1 is a block diagram showing the configuration of a convolutional interleaver according to the prior art,
제2도는 제1도의 메모리 내의 지연 메모리의 구성을 나타낸 도면이고,FIG. 2 is a diagram showing the configuration of a delay memory in the memory of FIG.
제3도는 본 발명에 의한 컨벌루션 인터리버의 파라미터 변경 장치를 나타낸 도면이고,3 is a diagram illustrating a parameter changing apparatus of a convolutional interleaver according to the present invention,
제4도는 제3도의 어드레스 조절부의 상세 구성을 나타낸 도면이다.4 is a diagram showing the detailed configuration of the address adjusting section of FIG.
〈도면의 주요부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>
10 : 프로그래머블 게이트 어레이부 11 : 어드레스 발생부10: programmable gate array portion 11: address generator
11a : 카운터 11b : 클록 스위칭부11a: counter 11b: clock switching unit
11c : 팩터 생성부 11d : 어드레스 선택부11c: factor generator 11d: address selector
20 : 메모리(RAM)20: Memory
이하, 첨부한 도면을 참조하여 본 발명을 보다 상세하게 살펴보고자 한다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.
도 3은 본 발명에 의한 컨벌루션 인터리버의 파라미터 변경 장치의 구성을 나타낸 도면이다.3 is a diagram illustrating a configuration of an apparatus for changing a parameter of a convolutional interleaver according to the present invention.
도시된 바와 같이 입력 클록의 상승 에지에서 판독 오퍼레이션을 수행하고 반전된 입력 클록의 상승 에지에서 기록 오퍼레이션을 수행하도록 하는 어드레스를 생성하는 어드레스 생성부(11)를 포함한 프로그래머블 게이트 어레이부(10)와, 상기 프로그래머블 게이트 어레이부(10)에서 생성된 어드레스에 따라 입력 데이터를 저장 및 인출하는 램(20; RAM)으로 구성되어 있다.A programmable gate array unit 10 including an address generator 11 for generating an address to perform a read operation on the rising edge of the input clock and a write operation on the rising edge of the inverted input clock as shown, RAM is configured to store and retrieve input data according to the address generated by the programmable gate array unit 10.
상기에서 어드레스 생성부(11)는 입력되는 클록을 카운팅하여 램의 칼럼을 선택하기 위한 어드레스를 생성하는 카운터(11a)와, 상기 카운터(11a)에서 생성된 칼럼 선택신호에 따라 입력 클록을 스위칭하여 출력하는 클록 스위칭부(11b)와, 상기 클록 스위칭부(11b)에서 출력된 클록에 따라 인터리빙 심도를 위한 팩터를 생성하는 복수개의 팩터 생성기(11c-1~11c-n)로 이루어진 팩터 생성부(11c)와, 상기 카운터(11a)에서 출력된 칼럼 선택신호에 따라 상기 팩터 생성부(11c) 내의 다수개의 팩터 생성기에서 각각 출력된 팩터 중 하나를 선택하여 램의 로우를 선택하기 위한 어드레스로 출력하는 어드레스 선택부(11d)로 구성되어 있다.In this case, the address generator 11 counts an input clock to generate an address for selecting a column of a RAM, and switches an input clock according to a column selection signal generated by the counter 11a. A factor generator consisting of a clock switching unit 11b for outputting and a plurality of factor generators 11c-1 to 11c-n for generating a factor for interleaving depth according to a clock output from the clock switching unit 11b ( 11c) and one of the factors output from the plurality of factor generators in the factor generator 11c according to the column selection signal output from the counter 11a to output to the address for selecting the row of the RAM. It consists of the address selection part 11d.
이와 같이 구성된 본 발명에 의한 컨벌루션 인터리버의 파라미터 변경 장치의 작용 및 효과를 설명하면 다음과 같다.The operation and effects of the parameter change device of the convolutional interleaver according to the present invention configured as described above are as follows.
먼저, 입력 데이터(M)가 프로그래머블 게이트 어레이부(10)에 인가되면 프로그래머블 게이트 어레이부(10)는 내부의 어드레스 생성부(11)를 통해 램(20)에 데이터를 기록하기 위한 어드레스를 생성한다.First, when the input data M is applied to the programmable gate array unit 10, the programmable gate array unit 10 generates an address for writing data to the RAM 20 through the internal address generator 11. .
즉, 어드레스 생성부(11)는 입력 클록(CLK)의 상승에지에서 하강에지까지를 카운터로 카운팅을 행하게 되고, 그 카운트 값을 램(20)의 칼럼 선택신호로 출력을 하게 된다.That is, the address generator 11 counts the rising edge to the falling edge of the input clock CLK with the counter, and outputs the count value as the column selection signal of the RAM 20.
여기서 카운팅 크기는 파라미터 K와 M에 의해 결정된다.The counting size here is determined by the parameters K and M.
이렇게 출력되는 카운트 값에 의해 클록 스위칭부(11b)는 상기한 입력 클록을 스위칭하여 팩터 생성부(11c)에 인가하게 된다.The clock switching unit 11b switches the input clock to the factor generator 11c based on the output count value.
팩터 생성부(11c)는 입력 클록에 따라 내부의 팩터 생성기(11c-1, 11c-2, …, 11c-n)로 각각의 인터리빙 심도를 위한 팩터를 생성하여 어드레스 선택부(11d)에 인가를 하게 되며, 어드레스 선택부(11d)는 상기한 카운터(11a)에서 출력된 카운트 값을 선택신호로 하여 그 인가되는 다수개의 팩터 중 하나를 선택하여 램(20)의 로우(row)를 선택하기 위한 어드레스로 램(20)에 인가한다.The factor generator 11c generates factors for respective interleaving depths using the internal factor generators 11c-1, 11c-2, ..., 11c-n according to the input clock, and applies them to the address selector 11d. The address selector 11d uses the count value output from the counter 11a as a selection signal to select one of a plurality of factors to be applied to select a row of the RAM 20. The RAM 20 is applied to the address.
그러면, 램(20)은 그 인가되는 칼럼 및 로우 선택신호에 따라 입력 데이터(M)를 저장하게 되고, 다시 저장된 데이터를 인출하기 위해서는 상기한 어드레스 생성부(11)에서 입력 클록을 위상 반전시킨 클록의 상승에지에서 카운팅을 행하여 램(20)의 칼럼 및 로우 어드레스를 생성함으로써, 저장된 데이터를 인출하게 된다.Then, the RAM 20 stores the input data M according to the applied column and row selection signals, and in order to retrieve the stored data again, the clock in which the address generator 11 phase-inverts the input clock The stored data is retrieved by counting at the rising edge of to generate the column and row addresses of the RAM 20.
이렇게 함으로써, 램(20)의 어드레스 지정이 매 클록의 상승에지에서 결정되므로 어드레스 지정이 하나의 클록 내에 수행되어 진다.By doing so, the addressing of the RAM 20 is determined at the rising edge of every clock, so that addressing is performed within one clock.
한편, 인터리빙 심도를 증가시키기 위해서는 단지 1개의 카운터만을 추가하면 된다.On the other hand, only one counter needs to be added to increase the interleaving depth.
즉, 칼럼 카운터는 그대로 사용하고, 그 추가된 칼럼의 로우를 지정하기 위한 카운터만 추가하면 간단하게 인터리빙의 심도 증가가 가능하게 되는 것이다.In other words, the column counter can be used as it is, and simply adding a counter for designating the row of the added column enables simple interleaving depth increase.
따라서, 본 발명에서는 인터리빙 어드레스를 사용하여 높은 클록 속도로 어드레스를 지정한 후 데이터를 액세스함으로써, 고속 데이터의 인터리버의 구성에 적용 가능한 효과가 있으며, 인터리버의 구성이 변경되어도 이를 수용할 수 있는 확장성이 탁월한 효과가 있다.Therefore, in the present invention, by accessing data after designating an address at a high clock speed using an interleaving address, there is an effect applicable to the configuration of the interleaver of high-speed data, and the scalability to accommodate the change of the configuration of the interleaver is changed. Excellent effect
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