KR100243475B1 - 프레임 메모리에 있어서 점프어드레스 발생장치 - Google Patents

Abstract

움직임 보상장치에 사용되는 프레임 메모리에 있어서 점프 어드레스 발생장치가 개시된다. 이 점프 어드레스 발생장치는 예측된 매크로블록의 기준 포인트에 대한 기준 어드레스를 생성하는 어드레스 발생코아, 어드레스 발생모드의 제1클럭에서 기준 어드레스로 부터 제1점프 어드레스를 생성하며, 어드레스 전송모드에서 순차적으로 제1점프 어드레스, 기준 어드레스를 전송하는 제1어드레스 발생 및 전송부, 어드레스 발생모드의 제1클럭에서 기준 어드레스로 부터 제3점프 어드레스를 생성하는 제3점프어드레스 생성부, 어드레스 발생모드의 제2클럭에서 제1점프 어드레스로 부터 제2점프 어드레스를 생성하며, 어드레스 전송모드에서 순차적으로 제2 점프어드레스, 제1 점프 어드레스, 기준 어드레스를 출력하는 제2어드레스 발생 및 전송부, 어드레스 발생모드의 제2클럭에서 제3점프 어드레스로 부터 제4점프 어드레스를 생성하며, 어드레스 전송모드에서 순차적으로 제4점프 어드레스, 제3점프 어드레스를 출력하는 제3어드레스 발생 및 전송부, 어드레스 발생모드의 제3클럭에서 제4점프 어드레스로 부터 제5점프 어드레스를 생성하며, 어드레스 전송모드에서 순차적으로 제5점프 어드레스, 제4점프 어드레스, 제3점프 어드레스를 출력하는 제4어드레스 발생 및 전송부를 구비한다.

Description

프레임 메모리에 있어서 점프 어드레스 발생장치(Apparatus for generating jump address in a frame memory)

본 발명은 움직임 보상장치용 프레임 메모리에 관한 것으로서, 특히 필드 구조의 프레임 메모리에 있어서 움직임 보상에 의해 예측된 매크로블록을 프레임 메모리로 부터 읽어오기 위해 기준 포인트를 근거로 하여 복수개의 점프 어드레스를 발생시키는 장치에 관한 것이다.

MPEG(Moving Picture Experts Group)-2 표준안에 사용되는 움직임 보상기술은 매크로블록 단위로 시간적으로 인접한 두 화면간의 움직임을 추정하여 보상함으로써 시간적 중복성(temporal redundancy)을 줄이기 위한 것이다. 즉, 움직임 추정 및 보상과정에서는 인접한 영상과 현재 영상을 비교하여 물체의 움직임에 관한 정보인 움직임 벡터를 검출해 내고, 이 움직임 벡터를 이용하여 현재 영상을 예측해 낸다.

이러한 움직임 보상기술을 이용하는 MPEG-2 영상 복호화기(video encoder)에 있어서, P 픽쳐는 현재 영상에 대해서 이전 영상의 I 픽쳐 또는 P 픽쳐를 기준으로 하여 순방향 움직임 보상을 수행하고, B 픽쳐는 현재 영상에 대해서 이전 영상의 I 픽쳐 혹은 P 픽쳐, 및 다음 영상의 I 픽쳐 혹은 P 픽쳐를 기준으로 하여 순방향 움직임 보상, 역방향 움직임 보상 및 보간형 움직임 보상을 수행하여 얻은 움직임 보상 블록 중 최선의 것을 선택한다.

그리고, 움직임 추정 및 보상을 위한 방법으로는 프레임 움직임 추정 및 보상 모드, 필드 움직임 추정 및 보상 모드, 듀얼 프라임(dual prime) 움직임 추정 및 보상 모드 등이 있으며, 기본적으로 모든 움직임 추정 및 보상은 반화소(half-pel) 단위까지 하는 것을 규정하고 있다.

이 중, 프레임 움직임 추정 및 보상 모드는 MPEG-1에서 부터 사용하여 온 것으로서, 상위 필드(top field 혹은 even field)와 하위 필드(bottom field 혹은 odd field)의 구분없이 프레임 구조로 움직임을 추정하고 보상한다. 이를 위하여, 현재 프레임의 부호화하고자 하는 매크로블럭(MB)에 대해 기준 프레임의 탐색 영역내에서 반화소 정밀도까지 완전 탐색(full search)을 수행하여, 가장 작은 평균 절대 에러(MAE: Mean Absolute Error)를 발생시키는 위치를 해당 매크로블럭에 대한 움직임 벡터로 결정한다. 실제로는 데이터가 화소 단위로 주어지므로 화소 단위의 1차 완전 탐색을 통해 화소 단위 움직임 벡터를 구한 다음, 반화소 단위의 보간 및 2차 완전 탐색을 통해 반화소 단위 움직임 벡터를 구한다. 프레임 움직임 추정의 경우, P 픽쳐에 대해서는 한 개의 매크로블록당 1 개의 움직임 벡터를 전송하고, B 픽쳐에 대해서는 한 개의 매크로블록당 1 개 혹은 2 개의 움직임 벡터를 전송하므로, 필드 움직임 추정에 비해 움직임 벡터 전송에 소요되는 비트 수가 적다.

다음, 필드 움직임 추정 및 보상 모드는 프레임 구조의 픽쳐에 있어서 각 필드별로 움직임 추정 및 보상을 수행한다. 이를 위하여, 현재 프레임의 상위 필드와 하위 필드, 기준 프레임의 상위 필드와 하위 필드 사이에서 각각 16*8 (pixels) 서브 매크로블록 단위로 상위에서 하위, 상위에서 상위, 하위에서 상위, 하위에서 하위의 4 가지 움직임 벡터를 구한 뒤, 현재 프레임의 상위 필드와 하위 필드 각각에 대하여 최소의 움직임 보상에러를 발생시키는 하나씩의 움직임 벡터를 선택한다. 따라서, P 픽쳐에 대해서는 한 개의 매크로블록당 2 개의 움직임 벡터, B 픽쳐에 대해서는 한 개의 매크로블록당 2 개 혹은 4 개의 움직임 벡터를 전송한다. MPEG-2 영상 부호화기에서는 모든 매크로블록에 대하여 프레임/필드 예측 모드를 모두 적용한 다음, 그 중 보다 작은 예측 오차를 갖는 예측 모드를 사용한다. 한편, MPEG-2 영상 복호화기에서는 부호화기에서 사용한 예측 모드가 전송되므로 이에 따라 움직임 보상을 수행하여 영상을 복원한다.

한편, 필드 움직임 추정 및 보상 모드의 변형 모드로서 16*8(pixels) 움직임 추정 및 보상 모드가 있는데, 이 모드에서는 각각의 매크로블럭에 대하여 2개의 움직임 벡터가 사용되는데, 제1움직임 벡터는 상위 16*8 영역에 대하여, 제2움직임 벡터는 하위 16*8 영역에 대하여 사용된다. 양방향 예측된 매크로블럭의 경우, 순방향 예측에 대하여 2개, 역방향 예측에 대하여 2개, 총 4개의 움직임 벡터가 사용된다.

다음, 듀얼 프라임 움직임 추정 및 보상 모드는 한 개의 매크로블록당 1 개의 움직임 벡터와 차분 움직임 벡터(dmv)만을 전송하는 것으로, 비교적 느린 움직임을 갖는 시퀀스에 효과적인 것으로 알려져 있다. 이 모드는 B 픽쳐를 사용하지 않는 경우에만 사용되도록 규정하고 있다. 즉, B 픽쳐가 허용되는 경우에는 이를 이용하여 더 좋은 화질을 얻을 수 있으나, B 픽쳐가 허용되지 않는 경우에는 듀얼 프라임 예측 모드를 사용함으로써, 가능한 한 적은 비트 발생량으로 화질의 향상을 가져 올 수 있다. 듀얼 프라임 예측 모드에서는 먼저, 필드 예측 모드에서 구한 상위에서 하위, 상위에서 상위, 하위에서 상위, 하위에서 하위의 4 가지 움직임 벡터 중 상위에서 상위와 하위에서 하위의 움직임 벡터는 그대로 기본 움직임 벡터로 사용하고, 상위에서 하위와 하위에서 상위의 움직임 벡터는 각각 스케일링(*2, *2/3)과 트렁케이션(truncation)을 하여 기본 움직임 벡터를 만든다. 다음, 이와 같이 만들어진 4개의 기본 움직임 벡터 각각에 대하여 수평 방향과 수직 방향으로 -1, 0, 1씩의 미세 조정을 가하여 두 개의 16*8 (pixels) 서브 매크로블록에 대해 움직임 보상에러가 최소가 되도록 하는 움직임 벡터와 차분 움직임 벡터를 전송한다. 듀얼 프라임 예측 모드는 영상 부호화기에서의 계산량이 상당히 많은 편으로 한 개의 기본 움직임 벡터당 9 개의 예측 후보값을 계산해 내야 하므로 총 36 가지의 후보 중 한 개의 기본 움직임 벡터와 차분 움직임 벡터를 계산해야 한다. 한편, 영상 복호화기에서는 전송되어 온 기본 움직임 벡터와 차분 움직임 벡터로 부터 2 개의 필드움직임 벡터를 계산하기만 하면 되므로 비교적 간단하게 구현 가능하다.

프레임 메모리는 이와 같이 움직임 보상을 위한 참조영상인 이전 영상의 I 픽쳐 혹은 P 픽쳐, 및 다음 영상의 I 픽쳐 혹은 P 픽쳐를 저장하기 위하여 사용된다. 또한, 프레임 메모리는 MPEG-2 영상 복호화기에 있어서 복호화 순서와 디스플레이 순서가 서로 다른 관계로, 복호화가 완료된 픽쳐를 일시적으로 저장한 다음 디스플레이 순서에 맞게 페치하기 위하여 사용된다.

그러나, 상기한 바와 같은 프레임 메모리는 I 픽쳐와 P 픽쳐 혹은 P 픽쳐와 P 픽쳐간의 거리(M)에 따라 적어도 3 프레임 분의 영상 데이타를 저장할 수 있는 용량을 가져야 하므로 그 가격이 비싸고, 따라서 전체 영상 복호화기의 가격을 상승시키는 요인이 될 뿐 아니라, 복호화 완료 이후 디스플레이까지의 지연시간이 증가하는 문제점이 있었다.

따라서 본 발명의 목적은 상술한 문제점을 해결하기 위하여, 움직임 보상시 참조 영상 데이터를 저장하는 영역, 디스플레이를 위해 복호화가 완료된 영상 데이터를 저장하는 영역 및 영상 복호화기로 입력되는 부호화된 비트스트림을 저장하는 영역이 하나의 메모리 모듈 상에 구현되며, 필드 구조의 매크로블록들로 맵핑된 프레임 메모리에 있어서, 움직임 보상에 의해 예측된 매크로블록을 프레임 메모리로 부터 읽어오기 위해 기준 포인트를 근거로 하여 복수개의 점프 어드레스를 발생시키는 점프 어드레스 발생장치를 제공하는데 있다.

상기 목적을 달성하기 위하여 본 발명에 의한 점프 어드레스 발생장치는 소정의 구조의 매크로블록으로 이루어지는 복수개의 RAS 박스로 맵핑되는 필드 구조의 프레임 메모리에 있어서,

움직임벡터와 움직임 보상하고자 하는 현재 매크로블록의 슬라이스 위치와 매크로블록 위치를 입력으로 하여, 예측된 매크로블록의 기준 포인트에 대한 기준어드레스를 생성하는 어드레스 발생코아;

어드레스 발생모드의 제1클럭에서는 상기 기준 어드레스를 입력으로 하여 상기 예측된 매크로블록에 대한 제1점프 어드레스를 생성하며, 어드레스 전송모드의 제1클럭에서 제1점프 어드레스를, 제2클럭에서 기준 어드레스를 전송하는 제1어드레스 발생 및 전송부;

상기 어드레스 발생모드의 제1클럭에서는 상기 기준 어드레스를 입력으로 하여 상기 예측된 매크로블록에 대한 제3점프 어드레스를 생성하는 제3점프어드레스 생성부;

어드레스 발생모드의 제2클럭에서는 상기 제1점프 어드레스를 입력으로 하여 상기 예측된 매크로블록에 대한 제2점프 어드레스를 생성하며, 어드레스 전송모드의 제1클럭에서 제2 점프어드레스를, 제2클럭에서 제1 점프 어드레스를, 제3클럭에서 기준 어드레스를 출력하는 제2어드레스 발생 및 전송부;

상기 어드레스 발생모드의 제2클럭에서 상기 제3점프 어드레스를 입력으로 하여 상기 예측된 매크로블록에 대한 제4점프 어드레스를 생성하며, 상기 어드레스 전송모드의 제1클럭에서 제4점프 어드레스를, 제2클럭에서 제3점프 어드레스를 출력하는 제3어드레스 발생 및 전송부; 및

어드레스 발생모드의 제3클럭에서 상기 제4점프 어드레스를 입력으로 하여 상기 예측된 매크로블록에 대한 제5점프 어드레스를 생성하며, 어드레스 전송모드의 제1클럭에서 제5점프 어드레스를, 제2클럭에서 제4점프 어드레스를, 제3클럭에서 제3점프 어드레스를 출력하는 제4어드레스 발생 및 전송부를 포함하는 것을 특징으로 한다.

도 1은 본 발명에서 채택한 프레임 메모리의 구조를 나타낸 도면.

도 2는 도 1에 도시된 프레임 메모리의 스케쥴링 순서를 나타낸 도면.

도 3은 도 1에 도시된 프레임 메모리에 있어서 1 프레임에 대한 RAS 박스 설정방법의 예를 나타낸 도면.

도 4는 도 3에 도시된 RAS 박스에 있어서 매크로블록 구조의 예를 나타낸 도면.

도 5a는 도 3 및 도 4와 같은 구조의 프레임 메모리에 있어서 본 발명에서 사용하는 점프 어드레스 발생장치의 개념을 설명하는 도면이고, 도 5b는 예측된 매크로블록이 위치하는 블록에 따른 각 점프 어드레스간의 수평 및 수직 어드레스 거리를 나타낸 도면.

도 6는 프레임 메모리에 있어서 본 발명에 의한 점프 어드레스 발생장치를 나타낸 블록도.

도 7 내지 도 11은 각각 도 6에 있어서 제1 내지 제5점프어드레스 발생부의 세부 블록도이다.

* 도면의 주요부분에 대한 부호의 설명

100 : 프레임 메모리

100-1~100-4 : 제1내지 제4프레임 저장영역

60 : 어드레스 발생코아

61, 65, 67, 69 : 제1 내지 제4 어드레스 발생 및 전송부

611, 631, 651, 671, 691 : 제1 내지 제5 JA 발생부

613, 653, 673, 693 : 래치 615, 655, 675, 695 : MUX1~MUX4

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 일실시예에 대해 상세히 설명하기로 한다.

도 1은 본 발명에서 채택한 프레임 메모리의 구조를 나타낸 것으로서, 프레임 메모리(100)는 복원된 영상 데이터 쓰기 동작, 움직임 보상을 위한 데이터 읽기 동작, 디스플레이를 위한 데이터 읽기 동작이 메모리 제어부(미도시)에 의해 제어되며, 버스트 길이(burst length)가 8인 SDRAM(Synchronous-DRAM)을 예로 들기로 한다. 프레임 메모리(100)는 뱅크 1과 뱅크 2의 두 개의 메모리 뱅크를 가지며, 뱅크 1에는 제1 및 제2프레임 저장영역(100-1,100-2)이 있고, 뱅크 2에는 제3 및 제4프레임 저장영역(100-3,100-4)이 있다. 여기서, 제1 내지 제4프레임 저장영역(100-1,100-2,100-3,100-4)은 각각 1 프레임 분량의 화소 데이터를 저장할 수 있는 용량을 가지며, 제1 내지 제4프레임 저장영역(100-1,100-2,100-3,100-4)은 각각 1,024 개의 행 어드레스(row address)를 가지고, 256워드(여기서, 1워드는 8비트)의 열 어드레스(column address)를 가진다. 그리고, 하나의 어드레스에는 8개의 Y 화소, 2개의 Cr 화소 및 2 개의 Cb 화소, 총 12 화소 데이터가 저장된다. 여기서, 1,024 개의 행 어드레스는 RAS 박스의 번호를 의미한다. 그리고, 256워드의 열 어드레스는 (하나의 RAS 박스당 8개의 매크로블록*한개의 매크로블록당 32개의 화소=256 화소)에 의해 나온 것이다.

한편, 프레임 메모리(100)의 실제 물리적인 행 어드레스(physical row address)는 제1 내지 제4프레임 저장영역(100-1~100-4)에 대하여 각각 000H ~ 3FFH, 400H ~ 7FFH, 800H ~ BFFH, C00H ~ FFFH 로 할당된다. 그러나, 제1 내지 제4프레임 저장영역(100-1~100-4)은 각각 독립적으로 존재하며, 제1프레임 저장영역(100-1)의 소정 행 어드레스에 위치한 매크로블록에 대응하는 제2 및 제3프레임 저장영역(100-2,100-3)의 매크로블록은 동일한 행 어드레스를 가진다. 이와 같이, 제1 내지 제3프레임 저장영역(100-1~100-3) 내에서의 행 어드레스를 가상적인 행 어드레스(virtual row address)라 한다. 그리고, 움직임 보상시 도 2에 도시된 바와 같은 프레임 메모리(100)의 스케쥴링 순서에 의거하여, 참조 영상이 위치한 해당 저장영역에서의 가상적인 행 어드레스를 물리적인 행 어드레스로 변환시키는데 사용되는 어드레스를 프레임 옵셋 어드레스(frame offset address)라 하며, RA[11:10]라 둔다. 즉, RA[11:10]이 '00'이면 제1프레임 저장영역(100-1), '01'이면 제2프레임 저장영역(100-2), '10'이면 제3프레임 저장영역(100-3), '11'이면 제4프레임 저장영역(100-4)을 각각 나타낸다.

여기서, 제1 및 제2프레임 저장영역(100-1,100-2)은 복원된 I 픽쳐 혹은 움직임 보상된 P 픽쳐 영상 데이터를 움직임 보상을 위한 기준 영상으로 사용하는 것과 동시에 디스플레이하기 위하여 저장하는데 사용되고, 제3프레임 저장영역(100-3)은 움직임 보상된 B 픽쳐 영상 데이터를 디스플레이하기 위하여 저장하는데 사용되고, 제4프레임 저장영역(100-4)은 영상 복호화기로 입력되는 부호화된 비트스트림을 소정의 비트 단위로 저장하는데 사용된다.

도 2는 도 1에 도시된 프레임 메모리(100)의 스케쥴링 순서를 나타낸 것으로서, 복호화 순서가 I,P,B,B,P,B,B,P,B,B,P,B,B,I,P,B,B,... 이고, 디스플레이 순서가 I,B,B,P,B,B,P,B,B,P,B,B,P,I,B,B,... 이고, 디스플레이 잠복기(display latency)가 2 픽쳐인 경우를 예로 든 것이다. 여기서, 밑줄이 그어져 있는 부분이 현재 복호화되고 있는 픽쳐를 나타내고, 화살표는 움직임 보상을 위해 참조되는 픽쳐를 나타내고, 'D'가 부가되어 있는 저장영역은 디스플레이를 위해 영상 데이터가 페치되고 있음을 나타낸다.

도 3은 도 1에 도시된 프레임 메모리(100)에 있어서 1 프레임에 대한 RAS 박스 설정방법의 예를 나타낸 것으로서, 예를 들어 1 프레임이 1,920 화소*1,088 화소로 이루어지는 경우, 30 개 RAS 박스*34 개 RAS 박스, 총 1,020 개의 RAS(Row Address Strobe) 박스로 분할된다. 즉, RAS 박스의 번호가 프레임 메모리(100)의 행 어드레스(row address:RA)가 된다. 여기서, 하나의 RAS 박스는 4 개 매크로블록*2개 매크로블록, 총 8 개의 매크로블록(MB0~MB7)으로 이루어진다. 그리고, 각 매크로블록은 휘도(Y) 블록을 예로 들 경우, 4개의 블록(b0~b3)로 나누어진다.

도 4는 도 3에 도시된 RAS 박스에 있어서 매크로블록 구조의 예를 나타낸 것으로서, 4개의 휘도(Y) 블록(b0~b3), 1개의 색차(Cr) 블록 및 1개의 색차(Cb) 블록으로 구성되고, 4개의 휘도(Y) 블록은 각각 8개의 박스(b0-0~b0-7, b1-0~b1-7, b2-0~b2-7, b3-0~b3-7)로 구성되고, 2개의 색차(Cr,Cb) 블록은 각각 8개의 서브 박스(sb0-0~sb0-7, sb1-0~sb1-7, sb2-0~sb2-7, sb3-0~sb3-7)로 구성된다. 그리고, Y 블록을 구성하는 각 박스에는 8*1 포맷의 8개의 화소 데이터, Cr 블록을 구성하는 각 박스에는 2*1 포맷의 2개의 화소 데이터, Cb 블록을 구성하는 각 박스에는 2*1 포맷의 2개의 화소 데이터가 존재한다.

도 3 및 도 4에 있어서, 열어드레스(CA[7:0])를 살펴보면, 하나의 RAS 박스내에서의 매크로블럭의 위치를 CA[7:5], 해당 매크로블럭 내에서의 블럭의 위치를 CA[4:3], 해당 블럭내에서의 박스의 위치를 CA[2:0]이라 한다. 또한, 1 프레임내에서 행어드레스가 변경되는 라인을 RAS(Row Address Strobe) 라인, 열어드레스가 변경되는 라인을 CAS(Column Address Strobe) 라인이라 한다.

도 5a는 본 발명에서 사용하는 점프 어드레스 발생장치의 개념을 설명하는 도면으로서, 실선으로 그려진 화살표는 임의의 점프어드레스 생성에 참조되는 점프어드레스를 나타내고, 점선으로 그려진 화살표는 타임 스텝을 나타낸다.

먼저 움직임 보상하고자 하는 현재 매크로블록의 시작 어드레스 즉, 슬라이스 위치(slice-position) 및 매크로블록 위치(mb-position)와, 수직 및 수평 움직임 벡터로 부터 예측된 매크로블록(MBp)의 기준포인트(RP)에 대한 어드레스(JA0)를 근거로 하여, 제1점프어드레스(JA1)와 제3점프어드레스(JA3)를 생성한다. 다음, 제1점프어드레스(JA1)를 근거로 하여 제2점프어드레스(JA2)를 생성하고, 제3점프어드레스(JA3)를 근거로 하여 제4점프어드레스(JA4)를 생성하고, 제4점프어드레스(JA4)를 근거로 하여 제5점프어드레스(JA5)를 생성한다.

도 5b는 예측된 매크로블록(MBp)이 위치하는 블록에 따른 각 점프 어드레스간의 수평 및 수직 어드레스 거리를 나타낸 것이다.

도 5b에 있어서, 케이스 a는 예측된 매크로블록(MBp)이 블록(b0)에 위치한 경우로서, 제1 내지 제5점프 어드레스(JA1 ~ JA5)는 다음과 같이 나타낼 수 있다.

JA1 = RP + x

JA3 = RP + y

JA2 = JA1 + x'

JA4 = JA3 + x

JA5 = JA4 + x'

케이스 b는 예측된 매크로블록(MBp)이 블록(b1)에 위치한 경우로서, 제1 내지 제5점프 어드레스(JA1 ~ JA5)는 다음과 같이 나타낼 수 있다.

JA1 = RP + x

JA3 = RP + y'

JA2 = JA1 + x'

JA4 = JA3 + x

JA5 = JA4 + x'

케이스 c는 예측된 매크로블록(MBp)이 블록(b2)에 위치한 경우로서, 제1 내지 제5점프 어드레스(JA1 ~ JA5)는 다음과 같이 나타낼 수 있다.

JA1 = RP + x'

JA3 = RP + y

JA2 = JA1 + x

JA4 = JA3 + x'

JA5 = JA4 + x

케이스 d는 예측된 매크로블록(MBp)이 블록(b3)에 위치한 경우로서, 제1 내지 제5점프 어드레스(JA1 ~ JA5)는 다음과 같이 나타낼 수 있다.

JA1 = RP + x'

JA3 = RP + y'

JA2 = JA1 + x

JA4 = JA3 + x'

JA5 = JA4 + x

상기 케이스 a 내지 d에 있어서, x, x', y, y'은 각각 다음과 같이 나타낼 수 있다.

x : blki+1 = blki + 1

x' : blki+1 = blki - 1, MBi+1 = MBi + 1 (매크로블록 MB0~MB2, MB4~MB6에 위치한 경우), MBi+1 = MBi - 3 (매크로블록 MB3, MB7에 위치한 경우)

y : blki+1 = blki + 2

y' : blki+1 = blki - 2, MBi+1 = MBi + 4 (매크로블록 MB0~MB3에 위치한 경우), MBi+1 = MBi - 4 (매크로블록 MB4~MB7에 위치한 경우)

도 6는 프레임 메모리에 있어서 본 발명에 의한 점프 어드레스(JA) 발생장치를 나타낸 블록도로서, 어드레스 발생코아(60)와 제1 내지 제4 어드레스 발생 및 전송부(61,65,67,69)와 제3JA 발생부(631)로 구성된다. 여기서, 제1어드레스 발생 및 전송부(61)는 제1JA 발생부(611), 래치(L1;613)와 멀티플렉서(MUX1;615)로 이루어지고, 제2어드레스 발생 및 전송부(65)는 제2JA 발생부(651), 래치(L2;653)와 멀티플렉서(MUX2;655)로 이루어지고, 제3어드레스 발생 및 전송부(67)는 제4JA 발생부(671), 래치(L3;673)와 멀티플렉서(MUX3;675)로 이루어지고, 제4어드레스 발생 및 전송부(69)는 제5JA 발생부(691), 래치(L4;693)와 멀티플렉서(MUX4;695)로 이루어진다.

그러면, 도 6의 구성에 따른 본 발명의 작용 및 효과에 대하여 도 7 내지 도 11을 참조하여 설명하면 다음과 같다.

도 6에 있어서, 어드레스 발생코아(60)는 움직임벡터(mv)와 움직임 보상하고자 하는 현재 매크로블록의 슬라이스 위치(slice_pos)와 매크로블록 위치(mb_pos)를 입력으로 하여, 예측된 매크로블록(MBp)의 기준 포인트(RP)에 대한 기준 어드레스(JA0)를 생성한다.

제1어드레스 발생 및 전송부(61)에 있어서, 제1JA 발생부(611)는 기준 어드레스(JA0)를 입력으로 하여, 예측된 매크로블록(MBp)이 위치한 블록에 따른 제1제어신호 및 예측된 매크로블록(MBp)이 위치한 매크로블록에 따른 제2제어신호에 따라서 상기 케이스 a 내지 d에 대한 제1점프어드레스(JA1)를 생성하여 래치(613)로 출력한다.

여기서, 제1JA 발생부(611)는 도 7에서와 같이 기준 어드레스(JA0)를 입력으로 하여 CA[4:3]을 1 증가시키는 블록 넘버 증가부(71), 기준 어드레스(JA0)를 입력으로 하여 CA[4:3]을 1 감소시키는 블록 넘버 감소부(73), 제1제어신호에 따라서 블록 넘버 증가부(71)에서 출력되는 CA[4:3] 혹은 블록 넘버 감소부(73)에서 출력되는 CA[4:3]을 선택적으로 출력하는 제1멀티플렉서(MUX1;75), 기준 어드레스(JA0)를 입력으로 하여 제2제어신호에 따라서 CA[7:5]을 소정 수 만큼 증가 혹은 감소시키는 매크로블록 넘버 변경부(77), 및 제1제어신호에 따라서, 매크로블록 넘버 변경부(77)에서 출력되는 CA[7:5]와 예측된 매크로블록(MBp)의 어드레스 중 CA[7:5]를 선택적으로 출력하는 제2멀티플렉서(MUX2;79)로 구성할 수 있다. 따라서, 제1점프어드레스는 MBp의 위치에 따라서 기준 어드레스(JA0)에 대하여 CA[7:5]와 CA[4:3]가 모두 변경되거나, CA[4:3]만 변경된다.

멀티플렉서(615)는 래치(613)에 래치된 기준 어드레스(JA0)와 제1점프어드레스(JA1)를 모드신호에 따라서 선택적으로 출력한다. 즉, 모드신호가 어드레스 발생 모드인 경우 멀티플렉서(615)는 제1클럭 동안 제1점프어드레스(JA1)를 선택하여 제2어드레스 발생 및 전송부(63)로 출력한다.

제3JA 발생부(631)는 제1클럭 동안 기준 어드레스(JA0)를 입력으로 하여, 예측된 매크로블록(MBp)이 위치한 블록에 따른 제1제어신호 및 예측된 매크로블록(MBp)이 위치한 매크로블록에 따른 제2제어신호에 따라서 상기 케이스 a 내지 d에 대한 제3점프어드레스(JA3)를 생성하여 제3어드레스 발생 및 전송부(67)로 출력한다.

여기서, 제3JA 발생부(631)는 도 9에서와 같이 기준 어드레스(JA0)를 입력으로 하여 CA[4:3]을 2 증가시키는 블록 넘버 증가부(91), 기준 어드레스(JA0)를 입력으로 하여 CA[4:3]을 2 감소시키는 블록 넘버 감소부(93), 제1제어신호에 따라서 블록 넘버 증가부(91)에서 출력되는 CA[4:3] 혹은 블록 넘버 감소부(93)에서 출력되는 CA[4:3]을 선택적으로 출력하는 제1멀티플렉서(MUX1;95), 기준 어드레스(JA0)를 입력으로 하여 제2제어신호에 따라서 CA[7:5]을 소정 수 만큼 증가 혹은 감소시키는 매크로블록 넘버 변경부(97), 및 제1제어신호에 따라서, 매크로블록 넘버 변경부(97)에서 출력되는 CA[7:5]와 예측된 매크로블록(MBp)의 어드레스 중 CA[7:5]를 선택적으로 출력하는 제2멀티플렉서(MUX2;99)로 구성할 수 있다. 따라서, 제3점프어드레스는 MBp의 위치에 따라서 기준 어드레스(JA0)에 대하여 CA[7:5]와 CA[4:3]가 모두 변경되거나, CA[4:3]만 변경된다.

제2어드레스 발생 및 전송부(65)에 있어서, 제2JA 발생부(651)는 멀티플렉서(615)에서 출력되는 제1점프어드레스(JA1)를 입력으로 하여, 예측된 매크로블록(MBp)이 위치한 블록에 따른 제1제어신호 및 예측된 매크로블록(MBp)이 위치한 매크로블록에 따른 제2제어신호에 따라서 상기 케이스 a 내지 d에 대한 제2점프어드레스(JA2)를 제2클럭 동안 생성하여 래치(653)로 출력한다.

여기서, 제2JA 발생부(651)는 도 8에서와 같이 제1점프어드레스(JA1)를 입력으로 하여 CA[4:3]을 1 증가시키는 블록 넘버 증가부(81), 제1점프어드레스(JA1)를 입력으로 하여 CA[4:3]을 1 감소시키는 블록 넘버 감소부(83), 제1제어신호에 따라서 블록 넘버 증가부(81)에서 출력되는 CA[4:3] 혹은 블록 넘버 감소부(83)에서 출력되는 CA[4:3]을 선택적으로 출력하는 제1멀티플렉서(MUX1;85), 제1점프어드레스(JA1)를 입력으로 하여 제2제어신호에 따라서 CA[7:5]을 소정 수 만큼 증가 혹은 감소시키는 매크로블록 넘버 변경부(87), 및 제1제어신호에 따라서, 매크로블록 넘버 변경부(87)에서 출력되는 CA[7:5]와 예측된 매크로블록(MBp)의 어드레스 중 CA[7:5]를 선택적으로 출력하는 제2멀티플렉서(MUX2;89)로 구성할 수 있다. 따라서, 제2점프어드레스는 MBp의 위치에 따라서 기준 어드레스(JA0)에 대하여 CA[7:5]와 CA[4:3]가 모두 변경되거나, CA[4:3]만 변경된다.

제3어드레스 발생 및 전송부(67)에 있어서, 제4JA 발생부(671)는 제3JA발생부(631)에서 출력되는 제3점프어드레스(JA3)를 입력으로 하여, 예측된 매크로블록(MBp)이 위치한 블록에 따른 제1제어신호 및 예측된 매크로블록(MBp)이 위치한 매크로블록에 따른 제2제어신호에 따라서 상기 케이스 a 내지 d에 대한 제4점프어드레스(JA4)를 생성하여 래치(673)로 출력한다.

여기서, 제4JA 발생부(671)는 도 10에서와 같이 제3점프어드레스(JA3)를 입력으로 하여 CA[4:3]을 1 증가시키는 블록 넘버 증가부(101), 제3점프어드레스(JA3)를 입력으로 하여 CA[4:3]을 1 감소시키는 블록 넘버 감소부(103), 제1제어신호에 따라서 블록 넘버 증가부(101)에서 출력되는 CA[4:3] 혹은 블록 넘버 감소부(103)에서 출력되는 CA[4:3]을 선택적으로 출력하는 제1멀티플렉서(MUX1;105), 제3점프어드레스(JA3)를 입력으로 하여 제2제어신호에 따라서 CA[7:5]을 소정 수 만큼 증가 혹은 감소시키는 매크로블록 넘버 변경부(107), 및 제1제어신호에 따라서, 매크로블록 넘버 변경부(107)에서 출력되는 CA[7:5]와 예측된 매크로블록(MBp)의 어드레스 중 CA[7:5]를 선택적으로 출력하는 제2멀티플렉서(MUX2;109)로 구성할 수 있다. 따라서, 제4점프어드레스는 MBp의 위치에 따라서 제3점프어드레스(JA3)에 대하여 CA[7:5]와 CA[4:3]가 모두 변경되거나, CA[4:3]만 변경된다.

멀티플렉서(675)는 래치(673)에 래치된 제3점프어드레스(JA3)와 제4점프어드레스(JA4)를 모드신호에 따라서 선택적으로 출력한다. 즉, 모드신호가 어드레스 발생 모드인 경우 멀티플렉서(675)는 제2클럭 동안 제4점프어드레스(JA4)를 선택하여 제4어드레스 발생 및 전송부(69)로 출력한다.

제4어드레스 발생 및 전송부(69)에 있어서, 제5JA 발생부(691)는 멀티플렉서(675)에서 출력되는 제4점프어드레스(JA4)를 입력으로 하여, 예측된 매크로블록(MBp)이 위치한 블록에 따른 제1제어신호 및 예측된 매크로블록(MBp)이 위치한 매크로블록에 따른 제2제어신호에 따라서 상기 케이스 a 내지 d에 대한 제5점프어드레스(JA5)를 제3클럭 동안 생성하여 래치(693)로 출력한다.

여기서, 제5JA 발생부(691)는 도 11에서와 같이 제4점프어드레스(JA4)를 입력으로 하여 CA[4:3]을 1 증가시키는 블록 넘버 증가부(111), 제4점프어드레스(JA4)를 입력으로 하여 CA[4:3]을 1 감소시키는 블록 넘버 감소부(113), 제1제어신호에 따라서 블록 넘버 증가부(111)에서 출력되는 CA[4:3] 혹은 블록 넘버 감소부(113)에서 출력되는 CA[4:3]을 선택적으로 출력하는 제1멀티플렉서(MUX1;115), 제4점프어드레스(JA4)를 입력으로 하여 제2제어신호에 따라서 CA[7:5]을 소정 수 만큼 증가 혹은 감소시키는 매크로블록 넘버 변경부(117), 및 제1제어신호에 따라서, 매크로블록 넘버 변경부(117)에서 출력되는 CA[7:5]와 예측된 매크로블록(MBp)의 어드레스 중 CA[7:5]를 선택적으로 출력하는 제2멀티플렉서(MUX2;119)로 구성할 수 있다. 따라서, 제5점프어드레스는 MBp의 위치에 따라서 제3점프어드레스(JA4)에 대하여 CA[7:5]와 CA[4:3]가 모두 변경되거나, CA[4:3]만 변경된다.

다음, 어드레스 전송모드에 대하여 설명하기로 한다.

멀티플렉서(615)는 제1클럭에서 제1점프 어드레스(JA1)를 선택하고, 제2클럭에서 기준 어드레스(JA0)를 선택하여 각각 제2어드레스 발생 및 전송부(65)로 출력한다. 멀티플렉서(655)는 제1클럭에서 제2점프어드레스(JA2)를 선택하고, 제2클럭에서 제1점프어드레스(JA1)를 선택하고, 제3클럭에서 기준 어드레스(JA0)를 선택하여 'a' 신호로서 출력한다.

한편, 멀티플렉서(675)는 제1클럭에서 제4점프 어드레스(JA4)를 선택하고, 제2클럭에서 제3점프 어드레스(JA3)를 선택하여 각각 제4어드레스 발생 및 전송부(69)로 출력한다. 멀티플렉서(695)는 제1클럭에서 제5점프 어드레스(JA5)를 선택하고, 제2클럭에서 제4점프 어드레스(JA4)를 선택하고, 제3클럭에서 제3점프 어드레스(JA3)를 선택하여 'b' 신호로서 출력한다.

한편, 상기한 상세한 설명은 여기에 제시된 특정의 실시예를 설명하고자 한 것이며, 본 발명을 한정하려는 의도는 아니다. 당업자라면, 상기한 상세한 설명 및 도면을 참조하여 본 발명의 기술적 사상내에서 프레임 메모리를 구성하는 메모리의 종류, RAS 박스의 구조 및 매크로블록 블록의 구조에 따라 여러 가지 변형 및 수정을 가할 수 있을 것이다.

상술한 바와 같이 본 발명에 따르면, 제1 내지 제4프레임 저장영역이 하나의 메모리 모듈 상에 구현되며, 필드 구조의 프레임 메모리에 있어서, 움직임 보상에 의해 예측된 매크로블록을 프레임 메모리로 부터 읽어오기 위해 기준 포인트를 근거로 하여 복수개의 점프 어드레스를 발생시킬 수 있다.

Claims (10)

1. 소정의 구조의 매크로블록으로 이루어지는 복수개의 RAS 박스로 맵핑되는 필드 구조의 프레임 메모리에 있어서, 움직임벡터와 움직임 보상하고자 하는 현재 매크로블록의 슬라이스 위치와 매크로블록 위치를 입력으로 하여, 예측된 매크로블록의 기준 포인트에 대한 기준 어드레스를 생성하는 어드레스 발생코아(60); 어드레스 발생모드의 제1클럭에서 상기 기준 어드레스를 입력으로 하여 상기 예측된 매크로블록에 대한 제1점프 어드레스를 생성하며, 어드레스 전송모드의 제1클럭에서 제1점프 어드레스를, 제2클럭에서 기준 어드레스를 전송하는 제1어드레스 발생 및 전송부(61); 상기 어드레스 발생모드의 제1클럭에서 상기 기준 어드레스를 입력으로 하여 상기 예측된 매크로블록에 대한 제3점프 어드레스를 생성하는 제3점프어드레스 생성부(631); 어드레스 발생모드의 제2클럭에서 상기 제1점프 어드레스를 입력으로 하여 상기 예측된 매크로블록에 대한 제2점프 어드레스를 생성하며, 어드레스 전송모드의 제1클럭에서 제2 점프어드레스를, 제2클럭에서 제1 점프 어드레스를, 제3클럭에서 기준 어드레스를 출력하는 제2어드레스 발생 및 전송부(65); 상기 어드레스 발생모드의 제2클럭에서 상기 제3점프 어드레스를 입력으로 하여 상기 예측된 매크로블록에 대한 제4점프 어드레스를 생성하며, 상기 어드레스 전송모드의 제1클럭에서 제4점프 어드레스를, 제2클럭에서 제3점프 어드레스를 출력하는 제3어드레스 발생 및 전송부(67); 및 어드레스 발생모드의 제3클럭에서 상기 제4점프 어드레스를 입력으로 하여 상기 예측된 매크로블록에 대한 제5점프 어드레스를 생성하며, 어드레스 전송모드의 제1클럭에서 제5점프 어드레스를, 제2클럭에서 제4점프 어드레스를, 제3클럭에서 제3점프 어드레스를 출력하는 제4어드레스 발생 및 전송부(69)를 포함하는 것을 특징으로 하는 프레임 메모리에 있어서 점프 어드레스 발생장치.
2. 제 1 항에 있어서, 상기 제1어드레스 발생 및 전송부(61)는 어드레스 발생모드의 제1클럭에서 상기 기준 어드레스를 입력으로 하여 상기 예측된 매크로블록에 대한 제1점프 어드레스를 생성하는 제1점프어드레스 발생부(611); 및 어드레스 전송모드의 제1클럭에서 제1점프 어드레스를 선택하고, 제2클럭에서 기준 어드레스를 선택하여 상기 제2어드레스 발생 및 전송부(65)로 출력하는 멀티플렉서(615)로 이루어지는 것을 특징으로 하는 프레임 메모리에 있어서 점프 어드레스 발생장치.
3. 제 2 항에 있어서, 상기 제1점프어드레스 발생부(611)는 상기 기준 어드레스를 입력으로 하여 CA[4:3]을 1 증가시키는 블록 넘버 증가부(71); 상기 기준 어드레스를 입력으로 하여 CA[4:3]을 1 감소시키는 블록 넘버 감소부(73); 상기 예측된 매크로블록이 위치한 블록에 따른 제1제어신호에 따라서, 상기 블록 넘버 증가부(71)에서 출력되는 CA[4:3] 혹은 상기 블록 넘버 감소부(73)에서 출력되는 CA[4:3]을 선택적으로 출력하는 제1멀티플렉서(75); 상기 기준 어드레스를 입력으로 하여 상기 예측된 매크로블록이 위치한 매크로블록에 따른 제2제어신호에 따라서 CA[7:5]을 소정 수 만큼 증가 혹은 감소시키는 매크로블록 넘버 변경부(77); 및 상기 제1제어신호에 따라서, 상기 매크로블록 넘버 변경부(77)에서 출력되는 CA[7:5]와 상기 예측된 매크로블록의 어드레스 중 CA[7:5]를 선택적으로 출력하는 제2멀티플렉서(79)로 이루어지는 것을 특징으로 하는 프레임 메모리에 있어서 점프 어드레스 발생장치.
4. 제 1 항에 있어서, 상기 제3점프어드레스 발생부(631)는 상기 기준 어드레스를 입력으로 하여 CA[4:3]을 2 증가시키는 블록 넘버 증가부(91); 상기 기준 어드레스를 입력으로 하여 CA[4:3]을 2 감소시키는 블록 넘버 감소부(93); 상기 예측된 매크로블록이 위치한 블록에 따른 제1제어신호에 따라서 상기 블록 넘버 증가부(91)에서 출력되는 CA[4:3] 혹은 상기 블록 넘버 감소부(93)에서 출력되는 CA[4:3]을 선택적으로 출력하는 제1멀티플렉서(95); 상기 기준 어드레스를 입력으로 하여 상기 예측된 매크로블록이 위치한 매크로블록에 따른 제2제어신호에 따라서 CA[7:5]을 소정 수 만큼 증가 혹은 감소시키는 매크로블록 넘버 변경부(97); 및 상기 제1제어신호에 따라서, 상기 매크로블록 넘버 변경부(97)에서 출력되는 CA[7:5]와 상기 예측된 매크로블록(MBp)의 어드레스 중 CA[7:5]를 선택적으로 출력하는 제2멀티플렉서(99)로 이루어지는 것을 특징으로 하는 프레임 메모리에 있어서 점프 어드레스 발생장치.
5. 제 1 항에 있어서, 상기 제2어드레스 발생 및 전송부(65)는 어드레스 발생모드의 제2클럭에서 상기 제1점프 어드레스를 입력으로 하여 상기 예측된 매크로블록에 대한 제2점프 어드레스를 생성하는 제2점프어드레스 발생부(651); 및 어드레스 전송모드의 제1클럭에서 제2점프 어드레스를 선택하고, 제2클럭에서 제1점프 어드레스를 선택하고, 제3클럭에서 기준 어드레스를 선택하여 출력하는 멀티플렉서(655)로 이루어지는 것을 특징으로 하는 프레임 메모리에 있어서 점프 어드레스 발생장치.
6. 제 5 항에 있어서, 상기 제2점프어드레스 발생부(651)는 상기 제1점프 어드레스를 입력으로 하여 CA[4:3]을 1 증가시키는 블록 넘버 증가부(81); 상기 제1점프 어드레스를 입력으로 하여 CA[4:3]을 1 감소시키는 블록 넘버 감소부(83); 상기 예측된 매크로블록이 위치한 블록에 따른 제1제어신호에 따라서, 상기 블록 넘버 증가부(81)에서 출력되는 CA[4:3] 혹은 상기 블록 넘버 감소부(83)에서 출력되는 CA[4:3]을 선택적으로 출력하는 제1멀티플렉서(85); 상기 제1점프 어드레스를 입력으로 하여 상기 예측된 매크로블록이 위치한 매크로블록에 따른 제2제어신호에 따라서 CA[7:5]을 소정 수 만큼 증가 혹은 감소시키는 매크로블록 넘버 변경부(87); 및 상기 제1제어신호에 따라서, 상기 매크로블록 넘버 변경부(87)에서 출력되는 CA[7:5]와 상기 예측된 매크로블록의 어드레스 중 CA[7:5]를 선택적으로 출력하는 제2멀티플렉서(89)로 이루어지는 것을 특징으로 하는 프레임 메모리에 있어서 점프 어드레스 발생장치.
7. 제 1 항에 있어서, 상기 제3어드레스 발생 및 전송부(67)는 어드레스 발생모드의 제2클럭에서 상기 제3점프 어드레스를 입력으로 하여 상기 예측된 매크로블록에 대한 제4점프 어드레스를 생성하는 제4점프어드레스 발생부(671); 및 어드레스 전송모드의 제1클럭에서 제4점프 어드레스를 선택하고, 제2클럭에서 제3점프 어드레스를 선택하여 상기 제4어드레스 발생 및 전송부(69)로 출력하는 멀티플렉서(675)로 이루어지는 것을 특징으로 하는 프레임 메모리에 있어서 점프 어드레스 발생장치.
8. 제 7 항에 있어서, 상기 제4점프어드레스 발생부(671)는 상기 제3점프 어드레스를 입력으로 하여 CA[4:3]을 1 증가시키는 블록 넘버 증가부(101); 상기 제3점프 어드레스를 입력으로 하여 CA[4:3]을 1 감소시키는 블록 넘버 감소부(103); 상기 예측된 매크로블록이 위치한 블록에 따른 제1제어신호에 따라서, 상기 블록 넘버 증가부(101)에서 출력되는 CA[4:3] 혹은 상기 블록 넘버 감소부(103)에서 출력되는 CA[4:3]을 선택적으로 출력하는 제1멀티플렉서(105); 상기 제3점프 어드레스를 입력으로 하여 상기 예측된 매크로블록이 위치한 매크로블록에 따른 제2제어신호에 따라서 CA[7:5]을 소정 수 만큼 증가 혹은 감소시키는 매크로블록 넘버 변경부(107); 및 상기 제1제어신호에 따라서, 상기 매크로블록 넘버 변경부(107)에서 출력되는 CA[7:5]와 상기 예측된 매크로블록의 어드레스 중 CA[7:5]를 선택적으로 출력하는 제2멀티플렉서(109)로 이루어지는 것을 특징으로 하는 프레임 메모리에 있어서 점프 어드레스 발생장치.
9. 제 1 항에 있어서, 상기 제4어드레스 발생 및 전송부(69)는 어드레스 발생모드의 제3클럭에서 상기 제4점프 어드레스를 입력으로 하여 상기 예측된 매크로블록에 대한 제5점프 어드레스를 생성하는 제5점프어드레스 발생부(691); 및 어드레스 전송모드의 제1클럭에서 제5점프 어드레스를 선택하고, 제2클럭에서 제4점프 어드레스를 선택하고, 제3클럭에서 제3점프 어드레스를 선택하여 출력하는 멀티플렉서(695)로 이루어지는 것을 특징으로 하는 프레임 메모리에 있어서 점프 어드레스 발생장치.
10. 제 9 항에 있어서, 상기 제5점프어드레스 발생부(691)는 상기 제4점프 어드레스를 입력으로 하여 CA[4:3]을 1 증가시키는 블록 넘버 증가부(111); 상기 제4점프 어드레스를 입력으로 하여 CA[4:3]을 1 감소시키는 블록 넘버 감소부(113); 상기 예측된 매크로블록이 위치한 블록에 따른 제1제어신호에 따라서, 상기 블록 넘버 증가부(111)에서 출력되는 CA[4:3] 혹은 상기 블록 넘버 감소부(113)에서 출력되는 CA[4:3]을 선택적으로 출력하는 제1멀티플렉서(115); 상기 제4점프 어드레스를 입력으로 하여 상기 예측된 매크로블록이 위치한 매크로블록에 따른 제2제어신호에 따라서 CA[7:5]을 소정 수 만큼 증가 혹은 감소시키는 매크로블록 넘버 변경부(117); 및 상기 제1제어신호에 따라서, 상기 매크로블록 넘버 변경부(117)에서 출력되는 CA[7:5]와 상기 예측된 매크로블록의 어드레스 중 CA[7:5]를 선택적으로 출력하는 제2멀티플렉서(119)로 이루어지는 것을 특징으로 하는 프레임 메모리에 있어서 점프 어드레스 발생장치.

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