KR100243025B1 - Amplifier for temperature compensation - Google Patents

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Abstract

본 발명은 온도보상용 증폭기에 관한 것으로, 종래에는 온도의 변화에 따라 드레인 전류가 변화하게 되어 증폭기의 게인이 변화될 수 있는 문제점이 있었다. 따라서, 본 발명은 소스에 전원전압이 인가된 제1 피모스트랜지스터의 드레인에 드레인이 접지된 제2 피모스트랜지스터의 소스가 접속되고, 소스에 전원전압이 인가된 제3 피모스트랜지스터의 드레인에 입력신호가 게이트에 인가된 제1 엔모스트랜지스터의 드레인이 접속되어 그 접속점에서 신호를 발생하며, 또한 상기 제1 피모스트랜지스터와 제3 피모스트랜지스터의 게이트가 공통접속되고, 그 공통접속점이 상기 제1 피모스트랜지스터의 드레인에 접속되며, 상기 제1 엔모스트랜지스터의 소스에 일측이 접지된 저항의 접속점을 접속하여, 그 접속점을 상기 제2 피모스트랜지스터의 게이트에 접속하여 구성함으로써 온도변화에 따른 드레인 전류의 변화를 보상함으로써 온도변화에 관계없이 항상 일정한 바이어스전류를 흐르게 할 수 있는 효과가 있다.The present invention relates to a temperature compensating amplifier. In the related art, there is a problem that the gain of the amplifier may be changed by changing the drain current according to a change in temperature. Accordingly, in the present invention, a source of a second PMOS transistor whose drain is grounded is connected to a drain of the first PMOS transistor to which the power voltage is applied to the source, and a drain of the third PMOS transistor to which the power voltage is applied to the source. A drain of the first NMOS transistor, to which an input signal is applied to the gate, is connected to generate a signal at the connection point thereof, and a gate of the first PMOS transistor and the third PMOS transistor is commonly connected, and the common connection point is A connection point of a resistor connected to the drain of the first PMOS transistor and grounded at one side to the source of the first NMOS transistor, and connected to the gate of the second PMOS transistor to configure the temperature change. By compensating for the change of drain current according to this, it is possible to make constant bias current flow regardless of temperature change. The.

Description

온도보상용 증폭기Temperature Compensation Amplifier

본 발명은 온도보상용 증폭기에 관한 것으로, 특히 온도변화에 관계없이 항상 일정한 바이어스전압을 흐르게 할 수 있도록 한 온도보상용 증폭기에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a temperature compensation amplifier, and more particularly, to a temperature compensation amplifier capable of flowing a constant bias voltage regardless of temperature change.

일반적으로 증폭기는 온도변화에 의한 드레인 전류를 보상할 수 있는 기능이 없어 온도변화에 따른 바이어스전류의 변화는 증폭기의 게인을 변화시키는 원인이 된다.In general, the amplifier does not have a function to compensate for the drain current due to the temperature change, so the change of the bias current according to the temperature change causes the gain of the amplifier to change.

도1은 일반적인 증폭기의 구성을 보인 회로도로서, 이에 도시된 바와같이 소스에 전원전압(VDD)이 인가된 제1 피모스트랜지스터(P11)의 드레인에 접지전압이 소스에 인가된 제1 엔모스트랜지스터(N11)의 드레인이 접속되고, 소스에 전원전압(VDD)이 인가된 제2 피모스트랜지스터(P12)의 드레인에 접지전압이 소스에 인가된 제2 엔모스트랜지스터(N12)의 드레인이 접속되어 그 접속점에서 신호를 발생하며, 또한 상기 제1 피모스트랜지스터(P11)와 제2 피모스트랜지스터(P12)의 게이트가 공통접속되고, 그 공통접속점이 상기 제1 피모스트랜지스터(P11)의 드레인에 접속되며, 상기 제1 엔모스트랜지스터(N11)는 드레인과 게이트가 공통접속되고, 상기 제2 엔모스트랜지스터(N12)의 게이트에 입력신호(Vin)가 인가되도록 구성되며, 이와같이 구성된 종래 장치의 동작을 설명하면 다음과 같다.FIG. 1 is a circuit diagram illustrating a general amplifier, in which a first NMOS transistor having a ground voltage applied to a source at a drain of a first PMOS transistor P11 to which a power supply voltage VDD is applied to a source as shown in FIG. A drain of N11 is connected, and a drain of the second NMOS transistor N12 to which the ground voltage is applied to the source is connected to the drain of the second PMOS transistor P12 to which the power supply voltage VDD is applied to the source. A signal is generated at the connection point, and the gates of the first PMOS transistor P11 and the second PMOS transistor P12 are commonly connected, and the common connection point is connected to the drain of the first PMOS transistor P11. The first NMOS transistor N11 is connected to a drain and a gate in common, and an input signal Vin is applied to a gate of the second NMOS transistor N12. Description If follows.

먼저, 바이어스전류(ID)는 제1 피모스트랜지스터(P11) 및 제1 엔모스트랜지스터(N11)에 의하여 결정되고 또한 상기 제1 피모스트랜지스터(P11) 및 제1 엔모스트랜지스터(N11)에 의하여 결정한 전압(VB)이 제2 피모스트랜지스터(P12)의 게이트전압으로 인가되어 이 제2 피모스트랜지스터(P12)는 제2 엔모스트랜지스터(N12)의 액티브로드로 동작되며, 이때 입력신호(Vin)는 상기 제2 엔모스트랜지스터(N12)의 게이트에 인가되어 이 제2 엔모스트랜지스터(N12)의 드레인으로 증폭된 신호(Vout)로 출력된다.First, the bias current ID is determined by the first PMOS transistor P11 and the first NMOS transistor N11, and also by the first PMOS transistor P11 and the first NMOS transistor N11. The determined voltage VB is applied to the gate voltage of the second PMOS transistor P12 so that the second PMOS transistor P12 operates as an active load of the second NMOS transistor N12, and at this time, the input signal Vin ) Is applied to the gate of the second NMOS transistor N12 and output as a signal Vout amplified by the drain of the second NMOS transistor N12.

이를 상세히 설명하면 다음과 같다.This will be described in detail as follows.

제1 피모스트랜지스터(P11) 및 제1 엔모스트랜지스터(N11)의 드레인전류(ID)를 수식으로 표현하면When the drain current ID of the first PMOS transistor P11 and the first NMOS transistor N11 is expressed by a formula,

Figure kpo00002
Figure kpo00002

이때, 상기 제1 피모스트랜지스터(P11)의 드레인전류(ID3)와 상기 제1 엔모스트랜지스터의 드레인전류(ID4)가 같으므로 이를 수식으로 표현하면 아래와 같다.At this time, since the drain current ID3 of the first PMOS transistor P11 and the drain current ID4 of the first NMOS transistor are the same, this is expressed as follows.

Figure kpo00003
이 된다.
Figure kpo00003
Becomes

따라서, 제2 피모스트랜지스터(P12)의 게이트전압(VB)은 전원전압(VDD)에서 제1 피모스트랜지스터(P11)의 소스와 게이트사이의 전압(VSG3)을 감산한 값이므로 이는 상기 제1 피모스트랜지스터(P11)및 제1 엔모스트랜지스터(N11)의

Figure kpo00004
비에 의해 결정된다.Accordingly, since the gate voltage VB of the second PMOS transistor P12 is a value obtained by subtracting the voltage VSG3 between the source and the gate of the first PMOS transistor P11 from the power supply voltage VDD. Of the PMOS transistor P11 and the first NMOS transistor N11.
Figure kpo00004
Determined by the ratio.

이에따라, 상기 제2 피모스트랜지스터(P12)의 게이트전압(VB)에 의해 바이어스전류(ID)가 결정되며, 또한 바이어스전류(ID)가 감소하면 게인(GAIN)이 작아지고 반대로 바이어스전류(ID)가 증가하면 게인(GAIN)이 커지므로 제2 엔모스트랜지스터(N12)의 게이트에 입력되는 전압(Vin)은 상기 바이어스전류(ID)에 의해 변화되는 게인(GAIN)만큼 일정레벨 증폭하여 출력된다.Accordingly, the bias current ID is determined by the gate voltage VB of the second PMOS transistor P12, and when the bias current ID decreases, the gain GAIN is decreased and conversely, the bias current ID is reduced. Since the gain GAIN increases, the voltage Vin input to the gate of the second NMOS transistor N12 is amplified by a predetermined level by the gain GAIN changed by the bias current ID.

그러나, 상기와 같이 동작하는 종래 장치는 온도의 변화에 따라 드레인 전류가 변화하게 되어 증폭기의 게인이 변화될 수 있는 문제점이 있었다.However, the conventional apparatus operating as described above has a problem that the gain of the amplifier may be changed by changing the drain current according to the change of temperature.

따라서, 상기와 같은 문제점을 감안하여 창안한 본 발명은 온도변화에 따른 드레인 전류의 변화를 보상하여 온도변화에 무관하게 항상 일정한 바이어스전류가 흐를 수 있도록 한 온도보상용 증폭기를 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a temperature compensation amplifier that compensates for a change in drain current according to temperature change so that a constant bias current flows regardless of temperature change. .

제1도는 일반적인 증폭기의 구성을 보인 회로도.1 is a circuit diagram showing the configuration of a general amplifier.

제2도는 본 발명 온도보상용증폭기의 구성을 보인 회로도.2 is a circuit diagram showing the configuration of the temperature compensation amplifier of the present invention.

〈도면의 주요부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

P21~P23 : 피모스트랜지스터 N21 : 엔모스트랜지스터P21 ~ P23: PMOS transistor N21: NMOS transistor

R1 : 저항R1: resistance

상기와 같은 목적은 소스에 전원전압이 인가된 제1 피모스트랜지스터의 드레인에 드레인이 접지된 제2 피모스트랜지스터의 소스가 접속되고, 소스에 전원전압이 인가된 제3 피모스트랜지스터의 드레인에 입력신호가 게이트에 인가된 제1 엔모스트랜지스터의 드레인이 접속되어 그 접속점에서 신호를 발생하며, 또한 상기 제1 피모스트랜지스터와 제3 피모스트랜지스터의 게이트가 공통접속되고, 그 공통접속점이 상기 제1 피모스트랜지스터의 드레인에 접속되며, 상기 제1 엔모스트랜지스터의 소스에 일측이 접지된 저항의 접속점을 접속하여, 그 접속점을 상기 제2 피모스트랜지스터의 게이트에 접속하여 구성함으로써 달성되는 것으로, 이와같은 본 발명을 설명한다.The purpose of the above is to connect the source of the second PMOS transistor whose drain is grounded to the drain of the first PMOS transistor to which the power voltage is applied to the source, and to the drain of the third PMOS transistor to which the power voltage is applied to the source. A drain of the first NMOS transistor, to which an input signal is applied to the gate, is connected to generate a signal at the connection point thereof, and a gate of the first PMOS transistor and the third PMOS transistor is commonly connected, and the common connection point is It is achieved by connecting a connection point of a resistor connected to the drain of the first PMOS transistor and having one side grounded to the source of the first NMOS transistor, and connecting the connection point to the gate of the second PMOS transistor. This invention will be described.

도2는 본 발명 온도보상용 증폭기의 일실시예의 구성을 보인 회로도로서, 이에 도시한 바와같이 소스에 전원전압(VDD)이 인가된 제1 피모스트랜지스터(P21)의 드레인에 드레인이 접지된 제2 피모스트랜지스터(P22)의 소스가 접속되고, 소스에 전원전압(VDD)이 인가된 제3 피모스트랜지스터(P23)의 드레인에 입력신호(Vin)가 게이트에 인가된 제1 엔모스트랜지스터(N21)의 드레인이 접속되어 그 접속점에서 신호를 발생하며, 또한 상기 제1 피모스트랜지스터(P21)와 제3 피모스트랜지스터(P23)의 게이트가 공통접속되고, 그 공통접속점이 상기 제1 피모스트랜지스터(P21)의 드레인에 접속되며, 상기 제1 엔모스트랜지스터(N21)의 소스에 일측이 접지된 저항(R1)의 접속점을 접속하여, 그 접속점을 상기 제2 피모스트랜지스터(P22)의 게이트에 접속하여 구성하며, 이와같이 구성한 본 발명의 일실시예의 동작을 설명하면 다음과 같다.FIG. 2 is a circuit diagram illustrating an embodiment of the temperature compensation amplifier of the present invention, in which the drain is grounded to the drain of the first PMOS transistor P21 to which the power supply voltage VDD is applied to the source. A first NMOS transistor (P) of which an input signal (Vin) is applied to a gate of a drain of a third PMOS transistor (P23) to which a source of the second PMOS transistor (P22) is connected, and a power supply voltage (VDD) is applied to the source. The drain of N21 is connected to generate a signal at the connection point thereof, and the gates of the first PMOS transistor P21 and the third PMOS transistor P23 are commonly connected, and the common connection point thereof is the first PMOS. A connection point of a resistor R1 connected to the drain of the transistor P21 and grounded at one side to a source of the first NMOS transistor N21 is connected, and the connection point is connected to a gate of the second PMOS transistor P22. And then configure Referring to the soundness operation of one embodiment of the present invention.

먼저, 일반적인 동작은 종래와 동일하다. 즉, 제1 피모스트랜지스터(P21) 및 제2 피모스트랜지스터(P21)에 의해 결정된 바이어스전류(ID)는 온도가 증가함에 따라 제3 피모스트랜지스터의 게이트에 인가되는 전압(VB)을 증가하게 된다.First, the general operation is the same as in the prior art. That is, the bias current ID determined by the first PMOS transistor P21 and the second PMOS transistor P21 increases the voltage VB applied to the gate of the third PMOS transistor as the temperature increases. do.

이때, 바이어스전류(ID)를 수식으로 표현하면 다음과 같다.At this time, the bias current (ID) is expressed as a formula as follows.

Figure kpo00005
Figure kpo00005

상기 식(3)에서 VDD-VB는 상기 제1 피모스트랜지스터(P21)의 소스와 게이트사이의 전압(VSG3)과 같으며, 이를 수식으로 표현하면 다음과 같다.In Equation (3), V DD -V B is equal to the voltage V SG3 between the source and the gate of the first PMOS transistor P21, which is expressed by the following equation.

VSG3=VDD-VB=VDD-VSG4-IDR1----------식(4)V SG3 = V DD -V B = V DD -V SG4 -I D R 1 ---------- Equation (4)

그러므로, 상기 식(4)에서 온도 증가에 의해 바이어스전류(ID)가 증가함에 따라 저항(R1)에 걸리는 전압이 커지므로 제1 피모스트랜지스터(P21)의 소스와 게이트사이의 전압(VSG3)은 감소하고, 이에따라 상기 식(3)에 의해 바이어스전류(ID)는 감소된다.Therefore, since the voltage applied to the resistor R1 increases as the bias current ID increases due to the temperature increase in Equation (4), the voltage VSG3 between the source and the gate of the first PMOS transistor P21 is The bias current ID is reduced accordingly by the above equation (3).

반대로, 온도가 감소함에 따라 바이어스전류(ID)가 감소하게 되면 저항(R1)에 걸리는 전압이 작아지므로 제1 피모스트랜지스터(P21)의 소스와 게이트사이의 전압(VSG3)은 증가하게 되고, 이에따라 바이어스전류(ID)는 상기 식(3)에 의해 증가하게 된다.On the contrary, when the bias current ID decreases as the temperature decreases, the voltage applied to the resistor R1 decreases, so that the voltage VSG3 between the source and the gate of the first PMOS transistor P21 increases. The bias current ID is increased by the above equation (3).

즉, 온도가 올라감에 따라 바이어스전류(ID)가 증가하면 제3 피모스트랜지스터(P23)의 게이트에 인가되는 전압(VB)은 증가하게 된다.That is, when the bias current ID increases as the temperature increases, the voltage VB applied to the gate of the third PMOS transistor P23 increases.

그러나, 식(4)에서 제1 피모스트랜지스터(P21)의 소스와 게이트사이의 전압(VSG3)은 상기 제3 피모스트랜지스터(P23)의 게이트에 인가되는 전압(VB)증가함에 따라 줄어들고, 이에따라 바이어스전류(ID)는 감소한다.However, in Equation (4), the voltage VSG3 between the source and the gate of the first PMOS transistor P21 decreases as the voltage VB applied to the gate of the third PMOS transistor P23 increases, thereby. The bias current ID is reduced.

이와는 반대로, 온도가 낮아지게 되면 바이어스전류(ID)가 줄어들어 제3 피모스트랜지스터(P23)의 게이트에 인가되는 전압(VB)은 낮아지게 된다.On the contrary, when the temperature is lowered, the bias current ID is reduced, so that the voltage VB applied to the gate of the third PMOS transistor P23 is lowered.

그러나, 식(4)에서 제1 피모스트랜지스터(P21)의 소스와 게이트사이의 전압(VSG3)은 증가하게 되어 바이어스전류(ID)를 증가시켜 보상한다.However, in Equation (4), the voltage VSG3 between the source and the gate of the first PMOS transistor P21 is increased to increase and compensate the bias current ID.

따라서, 상기 저항(R1)은 온도변화에 따른 바이어스전류(ID)의 변화를 감지하여 그 감지된 바이어스전류(ID)에 의해 걸리는 전압을 제2 피모스트랜지스터(P22)의 게이트전압으로 인가하여 바이어스전류(ID)를 결정함으로써 온도변화에 관계없이 항상 일정한 바이어스전류(ID)가 흐르게 된다.Accordingly, the resistor R1 senses a change in the bias current ID according to the temperature change and applies the voltage applied by the sensed bias current ID as the gate voltage of the second PMOS transistor P22 to bias the bias current. By determining the current ID, a constant bias current ID always flows regardless of temperature change.

이상에서 상세히 설명한 바와같이 본 발명은 온도변화에 따른 드레인 전류의 변화를 보상함으로써 온도변화에 관계없이 항상 일정한 바이어스전류를 흐르게 할 수 있는 효과가 있다.As described in detail above, the present invention has an effect of always allowing a constant bias current to flow regardless of the temperature change by compensating for the change of the drain current according to the temperature change.

Claims (2)

소스에 전원전압이 인가된 제1 피모스트랜지스터의 드레인에 드레인이 접지된 제2 피모스트랜지스터의 소스가 접속되고, 소스에 전원전압이 인가된 제3 피모스트랜지스터의 드레인에 입력신호가 게이트에 인가된 제1 엔모스트랜지스터의 드레인이 접속되어 그 접속점에서 신호를 발생하며, 또한 상기 제1 피모스트랜지스터와 제3 피모스트랜지스터의 게이트가 공통접속되고, 그 공통접속점이 상기 제1 피모스트랜지스터의 드레인에 접속되며, 상기 제1 엔모스트랜지스터의 소스에 일측이 접지된 저항의 접속점을 접속하여, 그 접속점을 상기 제2 피모스트랜지스터의 게이트에 접속하여 구성한 것을 특징으로 하는 온도보상용 증폭기.A source of the second PMO transistor whose drain is grounded is connected to the drain of the first PMOS transistor to which the power supply voltage is applied to the source, and an input signal is connected to the gate of the drain of the third PMOS transistor to which the power voltage is applied to the source. The drain of the applied first NMOS transistor is connected to generate a signal at its connection point, and the gates of the first PMOS transistor and the third PMOS transistor are commonly connected, and the common connection point is the first PMOS transistor. And a connection point of a resistor of which one side is grounded to the source of the first NMOS transistor, and the connection point thereof is connected to a gate of the second PMOS transistor. 제1항에 있어서, 저항은 온도변화에 따른 전류변화를 감지하여 그 감지된 전류에 의해 걸리는 전압을 피모스트랜지스터의 게이트전압으로 인가하여 온도변화에 무관하게 항상 일정한 바이어스전류가 흐르게 한 것을 특징으로 하는 온도보상용 증폭기.The method of claim 1, wherein the resistor senses a change in current according to a temperature change and applies a voltage applied by the sensed current as a gate voltage of the PMOS transistor so that a constant bias current always flows regardless of the change in temperature. Temperature compensation amplifier.
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