JP2005080090A - Output voltage control circuit of differential amplifier circuit and voltage detector - Google Patents

Output voltage control circuit of differential amplifier circuit and voltage detector Download PDF

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Abstract

<P>PROBLEM TO BE SOLVED: To make a DC component of drain voltage of a differential amplifier circuit constant in a circuit which controls an output voltage of the differential amplifier circuit and a voltage detector. <P>SOLUTION: A dummy circuit 22 has the same circuit structure as that of the differential amplifier circuit 21 having symmetrical circuit structure. When a bias voltage of the differential amplifier circuit 21 changes and a drain voltage of a MOS transistor Q7 of the dummy circuit 22 changes, a voltage obtained by amplifying a differential voltage between the drain voltage of the transistor Q7 and a reference voltage is supplied from an operational amplifier 25 to gates of the MOS transistor of the dummy circuit 22 and the differential amplifier circuit 21 as the bias voltage, and the DC output voltage of the differential amplifier circuit is controlled to be constant. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、差動増幅回路の出力電圧を制御する回路及び電圧検出器に関する。   The present invention relates to a circuit for controlling an output voltage of a differential amplifier circuit and a voltage detector.

無線機器の小型化のために、従来、外付けの素子で構成されていたフィルタをトランスコンダクタタンスアンプと容量とを組み合わせて実現することが行われている。
トランスコンダクタンスアンプを用いてフィルタを構成する場合、ＬＳＩ上に形成されるトランスコンダクタタンスアンプのゲインと容量にはばらつきが生じる。ゲインと容量を所望の値にするためにトランスコンダクタンスアンプのコンダクタンスｇｍを調整してｇｍと容量Ｃの比を一定に調整することが行われる。 In order to reduce the size of wireless devices, conventionally, a filter configured with an external element is realized by combining a transconductance amplifier and a capacitor.
When a filter is configured using a transconductance amplifier, variations occur in the gain and capacitance of the transconductance amplifier formed on the LSI. In order to set the gain and the capacitance to desired values, the conductance gm of the transconductance amplifier is adjusted to adjust the ratio of gm to the capacitance C to be constant.

特許文献１には、そのようなトランスコンダクタンスアンプの調整回路を簡素化するための技術について記載されている。
また、特許文献２には、トランスコンダクタンスアンプにおいて、大きなダイナミックレンジを得るための回路的工夫について記載されている。 Patent Document 1 describes a technique for simplifying the adjustment circuit of such a transconductance amplifier.
Japanese Patent Application Laid-Open No. H10-228561 describes circuit measures for obtaining a large dynamic range in a transconductance amplifier.

ここで、従来の差動アンプ（トランスコンダクタンスアンプ）の一例を図３を参照して説明する。
図３において、中段のｎチャネルＭＯＳトランジスタＱ１，Ｑ２のゲートには、それぞれ位相が１８０度異なる信号Ｖｉｎ＋、Ｖｉｎ−が入力し、それぞれのソースには、下段のｎチャネルＭＯＳトランジスタＱ５とＱ６のドレインが接続されている。 Here, an example of a conventional differential amplifier (transconductance amplifier) will be described with reference to FIG.
In FIG. 3, signals Vin + and Vin− having a phase difference of 180 degrees are input to the gates of the middle n-channel MOS transistors Q1 and Q2, respectively, and the drains of the lower n-channel MOS transistors Q5 and Q6 are input to the respective sources. Is connected.

中段のＭＯＳトランジスタＱ１，Ｑ２のドレイン間には抵抗Ｒ２，Ｒ３が直列に接続されており、それらの抵抗Ｒ２，Ｒ３の中点の電圧がドレイン検出電圧Ｖoとして出力される。また、中段のＭＯＳトランジスタＱ１，Ｑ２のソース間には抵抗Ｒ１が接続されている。   Resistors R2 and R3 are connected in series between the drains of the middle-stage MOS transistors Q1 and Q2, and the voltage at the midpoint of these resistors R2 and R3 is output as the drain detection voltage Vo. A resistor R1 is connected between the sources of the middle-stage MOS transistors Q1 and Q2.

さらに、中段のＭＯＳトランジスタＱ１，Ｑ２のドレインには、それぞれ上段のｐチャネルＭＯＳトランジスタＱ３，Ｑ４のドレインが接続され、ｐチャネルＭＯＳトランジスタＱ３，Ｑ４のソースは電源電圧Ｖｃｃに接続されている。このＭＯＳトランジスタＱ３，Ｑ４は、能動負荷として機能する。   Furthermore, the drains of the upper p-channel MOS transistors Q3 and Q4 are connected to the drains of the middle-stage MOS transistors Q1 and Q2, respectively, and the sources of the p-channel MOS transistors Q3 and Q4 are connected to the power supply voltage Vcc. MOS transistors Q3 and Q4 function as an active load.

下段のＭＯＳトランジスタＱ５とＱ６のゲートには、直流電圧源１１からバイアス電圧Ｖ−ＢＩＡＳ１が与えられ、それぞれのソースは接地されている。
図３の回路においては、例えば、ＭＯＳトランジスタＱ５，Ｑ６のゲートバイアス電圧Ｖ−ＢＩＡＳ１を変化させて回路のコンダクタンスｇｍを変化させると、ＭＯＳトランジスタＱ１とＱ３，ＭＯＳトランジスタＱ２とＱ４を流れる電流が変化する。その結果、ＭＯＳトランジスタＱ１、Ｑ２のドレイン電圧が大幅に変化してしまうという問題点があった。また、電源電圧Ｖｃｃの変動により、ドレイン電流が変化し、その結果ドレイン電圧が変化することもある。 A bias voltage V-BIAS1 is applied from the DC voltage source 11 to the gates of the lower MOS transistors Q5 and Q6, and their sources are grounded.
In the circuit of FIG. 3, for example, when the gate conductance voltage V-BIAS1 of the MOS transistors Q5 and Q6 is changed to change the conductance gm of the circuit, the currents flowing through the MOS transistors Q1 and Q3 and the MOS transistors Q2 and Q4 change. To do. As a result, there is a problem that the drain voltages of the MOS transistors Q1 and Q2 change significantly. In addition, the drain current may change due to fluctuations in the power supply voltage Vcc, and as a result, the drain voltage may change.

そのようなドレイン電圧の変化を抑制するために、ＭＯＳトランジスタＱ１，Ｑ２のドレインに抵抗Ｒ２，Ｒ３を接続し、その抵抗の中点の電圧Ｖoを検出し、その電圧Ｖoが一定になるように制御することが考えられている。
特開２００３−１４２９８７号公報（図１） 特開２００２−２３７７３３号公報（図１） In order to suppress such a change in drain voltage, resistors R2 and R3 are connected to the drains of the MOS transistors Q1 and Q2, and the voltage Vo at the midpoint of the resistors is detected so that the voltage Vo becomes constant. It is considered to control.
JP2003-142987A (FIG. 1) JP 2002-237733 A (FIG. 1)

しかしながら、図３の回路のように、ＭＯＳトランジスタＱ１，Ｑ２のドレインに抵抗Ｒ２，Ｒ３を接続すると、それらの抵抗が差動増幅回路の負荷となるので差動増幅回路のゲインが低下するという問題点がある。
本発明の課題は、差動増幅回路のドレイン電圧の直流成分を一定にすることである。 However, when the resistors R2 and R3 are connected to the drains of the MOS transistors Q1 and Q2 as in the circuit of FIG. 3, these resistors become a load of the differential amplifier circuit, so that the gain of the differential amplifier circuit is reduced. There is a point.
An object of the present invention is to make the DC component of the drain voltage of the differential amplifier circuit constant.

本発明の差動増幅回路の出力電圧制御回路は、対称な回路構成を有する差動増幅回路の一方の回路と相似な回路構成を有するダミー回路と、前記ダミー回路の直流出力電圧と基準電圧との差電圧に応じた電圧を、前記ダミー回路の能動負荷及び前記差動増幅回路の能動負荷のバイアス電圧として供給し、前記ダミー回路と前記差動増幅回路の直流出力電圧を一定に制御する制御回路とを備える。   The output voltage control circuit of the differential amplifier circuit of the present invention includes a dummy circuit having a circuit configuration similar to one circuit of the differential amplifier circuit having a symmetric circuit configuration, a DC output voltage of the dummy circuit, and a reference voltage. A voltage corresponding to the difference voltage is supplied as a bias voltage for the active load of the dummy circuit and the active load of the differential amplifier circuit, and the DC output voltage of the dummy circuit and the differential amplifier circuit is controlled to be constant. Circuit.

この発明によれば、差動増幅回路の一方の回路と相似な回路構成を有するダミー回路を設けることにより、差動増幅回路の直流出力電圧を間接的に検出することができる。そして、その検出したダミー回路の直流出力電圧が一定になるようにダミー回路と差動増幅回路のバイアス電圧を制御することで、差動増幅回路の直流出力電圧を一定に制御できる。また、本発明は、差動増幅回路と別のダミー回路の電圧を検出しているので、差動増幅回路の負荷に影響を与えない。さらに、入力信号を増幅する差動増幅回路と、直流出力電圧を検出するダミー回路が別系統となっているので、ダミー回路で検出した電圧を差動増幅回路にフィードバックするループに入力信号の交流成分が加わらない。   According to the present invention, the DC output voltage of the differential amplifier circuit can be indirectly detected by providing the dummy circuit having a circuit configuration similar to one circuit of the differential amplifier circuit. Then, the DC output voltage of the differential amplifier circuit can be controlled to be constant by controlling the bias voltage of the dummy circuit and the differential amplifier circuit so that the detected DC output voltage of the dummy circuit becomes constant. Further, the present invention detects the voltage of the dummy circuit different from the differential amplifier circuit, and therefore does not affect the load of the differential amplifier circuit. Furthermore, since the differential amplifier circuit that amplifies the input signal and the dummy circuit that detects the DC output voltage are separate systems, the input signal AC is fed to a loop that feeds back the voltage detected by the dummy circuit to the differential amplifier circuit. No ingredients are added.

上記の発明において、前記差動増幅回路は、トランスコンダクタンスアンプであり、前記ダミー回路は、前記トランスコンダクタンスアンプのゲインを変化させたときに連動してゲインが変化し、前記制御回路は、前記ダミー回路のゲインが変化したときに、前記ダミー回路の直流出力電圧が一定になるように前記ダミー回路と前記トランスコンダクタンスアンプのバイアス電圧を制御するようにしても良い。   In the above invention, the differential amplifier circuit is a transconductance amplifier, the dummy circuit changes its gain in conjunction with changing the gain of the transconductance amplifier, and the control circuit has the dummy circuit The bias voltage of the dummy circuit and the transconductance amplifier may be controlled so that the DC output voltage of the dummy circuit becomes constant when the gain of the circuit changes.

このように構成することで、トランスコンダクタンスアンプのゲインを変化させた場合でも、トランスコンダクタンスアンプの直流出力電圧を一定に制御することができる。
上記の発明において、前記ダミー回路は、第１のＭＯＳトランジスタと、該第１のＭＯＳトランジスタの能動負荷となる第２のＭＯＳトランジスタと、前記差動増幅回路と同じバイアス電圧が与えられる第３のＭＯＳトランジスタとからなり、前記制御回路は、前記第１のＭＯＳトランジスタの直流出力電圧と基準電圧との差電圧を増幅する演算増幅器を有し、該演算増幅器の出力電圧を前記ダミー回路の前記第２のＭＯＳトランジスタのゲートと前記差動増幅回路の能動負荷となる少なくとも２つのＭＯＳトランジスタのゲートにバイアス電圧として供給し、前記ダミー回路と前記差動増幅回路の出力段のＭＯＳトランジスタの直流出力電圧が基準電圧と等しくなるように制御しても良い。 With this configuration, the DC output voltage of the transconductance amplifier can be controlled to be constant even when the gain of the transconductance amplifier is changed.
In the above invention, the dummy circuit includes a first MOS transistor, a second MOS transistor serving as an active load of the first MOS transistor, and a third bias voltage to which the same bias voltage as that of the differential amplifier circuit is applied. The control circuit includes an operational amplifier that amplifies a difference voltage between a DC output voltage of the first MOS transistor and a reference voltage, and the output voltage of the operational amplifier is used as the first voltage of the dummy circuit. A bias output voltage is supplied to the gate of two MOS transistors and the gate of at least two MOS transistors serving as active loads of the differential amplifier circuit, and the DC output voltage of the dummy circuit and the MOS transistor at the output stage of the differential amplifier circuit May be controlled to be equal to the reference voltage.

例えば、ダミー回路の第１のＭＯＳトランジスタは、図１のＭＯＳトランジスタＱ７に対応し、第２のＭＯＳトランジスタは、ＭＯＳトランジスタＱ８に対応し、第３のＭＯＳトランジスタは、ＭＯＳトランジスタＱ９に対応する。また、制御回路は、図１の演算増幅器２５に対応する。また、差動増幅回路の出力段のＭＯＳトランジスタは、図１のＭＯＳトランジスタＱ１，Ｑ２に対応する。   For example, the first MOS transistor of the dummy circuit corresponds to the MOS transistor Q7 in FIG. 1, the second MOS transistor corresponds to the MOS transistor Q8, and the third MOS transistor corresponds to the MOS transistor Q9. The control circuit corresponds to the operational amplifier 25 in FIG. Further, the MOS transistors at the output stage of the differential amplifier circuit correspond to the MOS transistors Q1 and Q2 in FIG.

このように構成することで、差動増幅回路の出力段のＭＯＳトランジスタの直流出力電圧を基準電圧と等しくなるように制御することができる。
上記の発明において、前記ダミー回路の第１、第２及び第３のＭＯＳトランジスタのゲート幅の比を所定の値に保ち、かつゲート幅を前記差動増幅回路のＭＯＳトランジスタのゲート幅より狭くしても良い。 With this configuration, the DC output voltage of the MOS transistor at the output stage of the differential amplifier circuit can be controlled to be equal to the reference voltage.
In the above invention, the ratio of the gate widths of the first, second and third MOS transistors of the dummy circuit is kept at a predetermined value, and the gate width is made smaller than the gate width of the MOS transistors of the differential amplifier circuit. May be.

このように構成することで、ダミー回路の消費電力を少なくし、かつ素子面積を小さくできる。
本発明の他の差動増幅回路の出力電圧制御回路は、左右対称な回路構成を有し、少なくとも入力信号を差動増幅する第１及び第２のＭＯＳトランジスタと、前記第１及び第２のＭＯＳトランジスタの能動負荷となる第３及び第４のＭＯＳトランジスタと、前記第１及び第２のＭＯＳトランジスタの電流を制御する少なくとも１つの第１の電流源とからなる差動増幅回路と、前記左右対称な差動増幅回路の一方の回路と相似な回路構成を有し、前記第１または第２のＭＯＳトランジスタに対応する第５のＭＯＳトランジスタと、該第５のＭＯＳトランジスタの能動負荷となる第６のＭＯＳトランジスタと、前記第１の電流源と同じバイアス電圧が与えられる第２の電流源とからなるダミー回路と、前記第５のＭＯＳトランジスタの直流出力電圧と基準電圧との差電圧に応じた電圧を、前記ダミー回路の前記第６のＭＯＳトランジスタのゲートと前記差動増幅回路の第３及び第４のＭＯＳトランジスタのゲートにバイアス電圧として供給し、前記ダミー回路の前記第５のＭＯＳトランジスタの直流出力電圧と前記差動増幅回路の第１及び第２のＭＯＳトランジスタの直流出力電圧を一定に制御する制御回路とを備える。 With this configuration, the power consumption of the dummy circuit can be reduced and the element area can be reduced.
An output voltage control circuit of another differential amplifier circuit according to the present invention has a symmetrical circuit configuration, and includes at least first and second MOS transistors for differentially amplifying an input signal, and the first and second MOS transistors. A differential amplifier circuit comprising: third and fourth MOS transistors serving as active loads of the MOS transistor; and at least one first current source for controlling currents of the first and second MOS transistors; A fifth MOS transistor corresponding to the first or second MOS transistor and an active load of the fifth MOS transistor have a circuit configuration similar to one circuit of the symmetric differential amplifier circuit. A dummy circuit composed of a sixth MOS transistor, a second current source to which the same bias voltage as that of the first current source is applied, and a DC output voltage of the fifth MOS transistor A voltage corresponding to a voltage difference from a reference voltage is supplied as a bias voltage to the gate of the sixth MOS transistor of the dummy circuit and the gates of the third and fourth MOS transistors of the differential amplifier circuit, and the dummy And a control circuit for controlling the DC output voltage of the fifth MOS transistor of the circuit and the DC output voltages of the first and second MOS transistors of the differential amplifier circuit to be constant.

この発明によれば、左右対称な回路構成を有する差動増幅回路の一方の回路と相似なダミー回路の直流出力電圧が基準電圧と等しくなるように、差動増幅回路のゲートバイアス電圧を制御することで、差動増幅回路の直流出力電圧を一定に保つことができる。
例えば、上記の第１の電流源は、図１のＭＯＳトランジスタＱ５，Ｑ６に対応し、第２の電流源は、ＭＯＳトランジスタＱ９に対応する。また、ダミー回路の第５のＭＯＳトランジスタは、図１のＭＯＳトランジスタＱ７に対応し、ダミー回路の第６のＭＯＳトランジスタは、図１のＭＯＳトランジスタＱ８に対応する。 According to the present invention, the gate bias voltage of the differential amplifier circuit is controlled so that the DC output voltage of a dummy circuit similar to one circuit of the differential amplifier circuit having a symmetrical circuit configuration is equal to the reference voltage. Thus, the DC output voltage of the differential amplifier circuit can be kept constant.
For example, the first current source corresponds to the MOS transistors Q5 and Q6 in FIG. 1, and the second current source corresponds to the MOS transistor Q9. The fifth MOS transistor of the dummy circuit corresponds to the MOS transistor Q7 in FIG. 1, and the sixth MOS transistor of the dummy circuit corresponds to the MOS transistor Q8 in FIG.

本発明の電圧検出器は、対称な回路構成を有する差動増幅回路と、前記差動増幅回路の対称な回路の一方の回路と相似な回路構成を有するダミー回路とを備える。
この発明によれば、差動増幅回路の直流出力電圧をダミー回路により間接的に検出することができる。 The voltage detector of the present invention includes a differential amplifier circuit having a symmetric circuit configuration and a dummy circuit having a circuit configuration similar to one of the symmetric circuits of the differential amplifier circuit.
According to the present invention, the DC output voltage of the differential amplifier circuit can be indirectly detected by the dummy circuit.

本発明の他の電圧検出器は、左右対称な回路構成を有し、少なくとも入力信号を差動増幅する第１及び第２のＭＯＳトランジスタと、前記第１及び第２のＭＯＳトランジスタの能動負荷となる第３及び第４のＭＯＳトランジスタと、前記第１及び第２のＭＯＳトランジスタの電流を制御する少なくとも１つの第１の電流源とからなる差動増幅回路と、前記左右対称な差動増幅回路の一方の回路と相似な回路構成を有し、前記第１または第２のＭＯＳトランジスタに対応する第５のＭＯＳトランジスタと、該第５のＭＯＳトランジスタの能動負荷となる第６のＭＯＳトランジスタと、前記第１の電流源と同じバイアス電圧が与えられる第２の電流源とからなるダミー回路とを備える。   Another voltage detector of the present invention has a symmetrical circuit configuration, and includes at least first and second MOS transistors that differentially amplify an input signal, and active loads of the first and second MOS transistors. A differential amplifier circuit comprising: third and fourth MOS transistors; and at least one first current source for controlling currents of the first and second MOS transistors; and the left-right symmetric differential amplifier circuit A fifth MOS transistor corresponding to the first or second MOS transistor, a sixth MOS transistor serving as an active load of the fifth MOS transistor, A dummy circuit including a second current source to which the same bias voltage as that of the first current source is applied.

この発明によれば、差動増幅回路に流れる電流が変化し、差動増幅回路の直流出力電圧が変化した場合に、その電圧変化をダミー回路により間接的に検出することができる。   According to the present invention, when the current flowing through the differential amplifier circuit changes and the DC output voltage of the differential amplifier circuit changes, the voltage change can be indirectly detected by the dummy circuit.

本発明によれば、差動増幅回路の直流出力電圧をダミー回路により間接的に検出することができる。そして、その検出したダミー回路の直流出力電圧と基準電圧との差電圧を増幅してバイアス電圧として差動増幅回路に供給することで、差動増幅回路の直流出力電圧を一定に制御できる。また、差動増幅回路とは別のダミー回路により直流出力電圧を検出しているので、差動増幅回路の負荷に影響を与えない。また、ダミー回路は入力信号の増幅を行わないので、信号の交流成分がバイアス電圧に加わるのを防止できる。   According to the present invention, the DC output voltage of the differential amplifier circuit can be indirectly detected by the dummy circuit. Then, the detected difference between the DC output voltage of the dummy circuit and the reference voltage is amplified and supplied as a bias voltage to the differential amplifier circuit, so that the DC output voltage of the differential amplifier circuit can be controlled to be constant. Further, since the DC output voltage is detected by a dummy circuit different from the differential amplifier circuit, the load on the differential amplifier circuit is not affected. In addition, since the dummy circuit does not amplify the input signal, it is possible to prevent the AC component of the signal from being added to the bias voltage.

以下、本発明の実施の形態を図面を参照して説明する。図１は、実施の形態の差動増幅回路（例えば、トランスコンダクタンスアンプ）と、電圧制御回路の構成を示す図である。
図１の差動増幅回路２１は、基本的には図３の回路と同じである。異なる点は、図３のＭＯＳトランジスタＱ１とＱ２のドレイン間の抵抗Ｒ２，Ｒ３を廃止し、ＭＯＳトランジスタＱ３，Ｑ４のゲートに演算増幅器２５の出力電圧を供給している点である。なお、図１において、ＡＣ＋入力、ＡＣ−入力は、ＤＣ電圧＝Ｖin＿ＤＣを含む交流の入力信号Ｖin＋、Ｖin−であり、電圧Ｖin＿ＤＣと等しい電圧が後述するダミー回路２２のＭＯＳトランジスタＱ７のゲートに与えられている。Ｉout−、Ｉout＋は、入力信号とＭＯＳトランジスタＱ１，Ｑ２のゲインにより定まる出力電流である。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a diagram illustrating a configuration of a differential amplifier circuit (for example, a transconductance amplifier) and a voltage control circuit according to the embodiment.
The differential amplifier circuit 21 in FIG. 1 is basically the same as the circuit in FIG. The difference is that the resistors R2 and R3 between the drains of the MOS transistors Q1 and Q2 in FIG. 3 are eliminated, and the output voltage of the operational amplifier 25 is supplied to the gates of the MOS transistors Q3 and Q4. In FIG. 1, AC + input and AC− input are AC input signals Vin + and Vin− including DC voltage = Vin_DC, and a voltage equal to the voltage Vin_DC is given to the gate of the MOS transistor Q7 of the dummy circuit 22 described later. It has been. Iout− and Iout + are output currents determined by the input signal and the gains of the MOS transistors Q1 and Q2.

ダミー回路２２は、左右対称な回路構成を有する差動増幅回路２１の一方の回路と同じ回路構成を有している。具体的には、入力信号Ｖin＋またはＶin−を増幅する差動増幅回路２１のｎチャネルＭＯＳトランジスタＱ１またはＱ２と同じ機能を有するｎチャネルＭＯＳトランジスタＱ７と、そのＭＯＳトランジスタＱ７のドレインとドレインが接続され、ソースが電源電圧ＶＣＣに接続され、能動負荷として機能するｐチャネルＭＯＳトランジスタＱ８と、ＭＯＳトランジスタＱ７のソースとドレインが接続され、ソースが接地されたｎチャネルＭＯＳトランジスタＱ９とからなる。   The dummy circuit 22 has the same circuit configuration as one circuit of the differential amplifier circuit 21 having a symmetrical circuit configuration. Specifically, an n-channel MOS transistor Q7 having the same function as the n-channel MOS transistor Q1 or Q2 of the differential amplifier circuit 21 that amplifies the input signal Vin + or Vin− is connected to the drain and drain of the MOS transistor Q7. , A p-channel MOS transistor Q8 whose source is connected to the power supply voltage VCC and functions as an active load, and an n-channel MOS transistor Q9 whose source and drain are connected to each other and whose source is grounded.

ダミー回路２２のＭＯＳトランジスタＱ９のゲートは、差動増幅回路２１のＭＯＳトランジスタＱ５，Ｑ６のゲートに接続されており、差動増幅回路２１のＭＯＳトランジスタＱ５，Ｑ６と同じバイアス電圧Ｖ＿ＢＩＡＳが与えられている。また、ＭＯＳトランジスタＱ７のゲートには、差動増幅回路２１のＭＯＳトランジスタＱ１，Ｑ２のゲートに入力する入力信号Ｖin＋またはＶin−に含まれる直流電圧と等しい直流バイアス電圧Ｖin＿ＤＣが直流電源２６から与えられている。   The gate of the MOS transistor Q9 of the dummy circuit 22 is connected to the gates of the MOS transistors Q5 and Q6 of the differential amplifier circuit 21, and the same bias voltage V_BIAS as that of the MOS transistors Q5 and Q6 of the differential amplifier circuit 21 is applied. Yes. A DC bias voltage Vin_DC equal to the DC voltage included in the input signal Vin + or Vin− input to the gates of the MOS transistors Q1 and Q2 of the differential amplifier circuit 21 is applied from the DC power supply 26 to the gate of the MOS transistor Q7. ing.

制御回路２３は、演算増幅器２５からなり、演算増幅器２５の非反転入力端子は、ダミー回路２２のＭＯＳトランジスタＱ７のドレインに接続され、反転入力端子は、基準電圧Ｖrefを生成する、高精度の直流電圧源２４に接続されている。また、演算増幅器２５の出力は、ダミー回路２２のＭＯＳトランジスタＱ８のゲートと、差動増幅回路２１のＭＯＳトランジスタＱ３，Ｑ４のゲートに接続されている。   The control circuit 23 comprises an operational amplifier 25, the non-inverting input terminal of the operational amplifier 25 is connected to the drain of the MOS transistor Q7 of the dummy circuit 22, and the inverting input terminal generates a reference voltage Vref with high precision DC. Connected to the voltage source 24. The output of the operational amplifier 25 is connected to the gate of the MOS transistor Q8 of the dummy circuit 22 and the gates of the MOS transistors Q3 and Q4 of the differential amplifier circuit 21.

次に、以上のような構成の回路の動作を説明する。ダミー回路２２のＭＯＳトランジスタＱ７のゲートバイアス電圧は、差動増幅回路２１のＭＯＳトランジスタＱ１，Ｑ２のゲートの入力信号に含まれる直流電圧Ｖin＿ＤＣと等しく、ＭＯＳトランジスタＱ９のゲートバイアス電圧は、差動増幅回路２１のＭＯＳトランジスタＱ５，Ｑ６のゲートバイアス電圧Ｖ＿ＢＩＡＳと等しく、ＭＯＳトランジスタＱ８のゲートバイアス電圧は、差動増幅回路２１のＭＯＳトランジスタＱ３，Ｑ４のゲートバイアス電圧と等しいので、ダミー回路２２のＭＯＳトランジスタＱ７の直流出力電圧（ドレイン電圧）は、差動増幅回路２１のＭＯＳトランジスタＱ１，Ｑ２のドレイン電圧の直流成分（直流出力電圧）と同じ値になる。   Next, the operation of the circuit configured as described above will be described. The gate bias voltage of the MOS transistor Q7 of the dummy circuit 22 is equal to the DC voltage Vin_DC included in the input signals of the gates of the MOS transistors Q1 and Q2 of the differential amplifier circuit 21, and the gate bias voltage of the MOS transistor Q9 is the differential amplifier. Since the gate bias voltage V_BIAS of the MOS transistors Q5 and Q6 of the circuit 21 is equal, and the gate bias voltage of the MOS transistor Q8 is equal to the gate bias voltage of the MOS transistors Q3 and Q4 of the differential amplifier circuit 21, the MOS transistor of the dummy circuit 22 The DC output voltage (drain voltage) of Q7 has the same value as the DC component (DC output voltage) of the drain voltage of the MOS transistors Q1 and Q2 of the differential amplifier circuit 21.

差動増幅回路２１のＭＯＳトランジスタＱ５，Ｑ６のゲートのバイアス電圧Ｖ＿ＢＩＡＳが、差動増幅回路２１のゲインを変化させるために変更されると、ＭＯＳトランジスタＱ１，Ｑ２のドレイン電流が変化し、ＭＯＳトランジスタＱ１，Ｑ２のドレイン電圧の直流成分（直流出力電圧）が変化する。   When the bias voltage V_BIAS at the gates of the MOS transistors Q5 and Q6 of the differential amplifier circuit 21 is changed to change the gain of the differential amplifier circuit 21, the drain currents of the MOS transistors Q1 and Q2 change, and the MOS transistor The DC component (DC output voltage) of the drain voltages of Q1 and Q2 changes.

差動増幅回路２１のゲートバイアス電圧Ｖ＿ＢＩＡＳが変化すると、ダミー回路２２のＭＯＳトランジスタＱ９のゲートバイアス電圧も同様に変化し、ＭＯＳトランジスタＱ７のドレイン電圧（直流出力電圧）も、差動増幅回路２１と同様に変化する。
ＭＯＳトランジスタＱ７のドレイン電圧と基準電圧Ｖｒｅｆとの差電圧は、演算増幅器２５により増幅され、差電圧が大きくなると、ＭＯＳトランジスタＱ８に流れる電流を増減させるバイアス電圧がＭＯＳトランジスタＱ８及び差動増幅回路２１のＭＯＳトランジスタＱ３，Ｑ４に与えられる。 When the gate bias voltage V_BIAS of the differential amplifier circuit 21 changes, the gate bias voltage of the MOS transistor Q9 of the dummy circuit 22 also changes, and the drain voltage (DC output voltage) of the MOS transistor Q7 also changes with the differential amplifier circuit 21. It changes as well.
The differential voltage between the drain voltage of the MOS transistor Q7 and the reference voltage Vref is amplified by the operational amplifier 25. When the differential voltage increases, a bias voltage that increases or decreases the current flowing through the MOS transistor Q8 is applied to the MOS transistor Q8 and the differential amplifier circuit 21. MOS transistors Q3 and Q4.

すなわち、差動増幅回路２１のゲートバイアス電圧Ｖ＿ＢＩＡＳがＭＯＳトランジスタＱ５，Ｑ６，Ｑ９のドレインーソース間電流を大きくする方向に変更された場合には、ＭＯＳトランジスタＱ８のゲートーソース間電圧が固定されているとすれば（実際の動作はＶ−ＢＩＡＳとＭＯＳトランジスタＱ８のゲートーソース間電圧はほぼ同時に動作するがここでは理解のために固定されているとする）、Ｑ８のドレインーソース間電圧は大きくなり、ダミー回路２２のＭＯＳトランジスタＱ７のドレイン電圧が基準電圧Ｖｒｅｆより低くなる。そして、演算増幅器２５から、ＭＯＳトランジスタＱ８に流れる電流を増やす（トランジスタＱ８のドレインーソース間電圧を減らす）方向のバイアス電圧が、ダミー回路２２のＭＯＳトランジスタＱ８と差動増幅回路２１のＭＯＳトランジスタＱ３，Ｑ４のゲートに供給される。すなわち、差動増幅回路２１のゲートバイアス電圧Ｖ＿ＢＩＡＳがＭＯＳトランジスタＱ５，Ｑ６，Ｑ９のドレインーソース間電流を大きくするのと同時に、ＭＯＳトランジスタＱ８のゲートーソース間電圧（バイアス電圧）は増える。そして、ＭＯＳトランジスタＱ７のドレイン電圧は高くなる。その結果、ダミー回路２２のＭＯＳトランジスタＱ７と、差動増幅回路２１のＭＯＳトランジスタＱ１，Ｑ２の直流出力電圧が一定の基準電圧Ｖrefに保たれる。   That is, when the gate bias voltage V_BIAS of the differential amplifier circuit 21 is changed to increase the drain-source current of the MOS transistors Q5, Q6, Q9, the gate-source voltage of the MOS transistor Q8 is fixed. (In actual operation, the V-BIAS and the gate-source voltage of the MOS transistor Q8 operate almost simultaneously, but here it is fixed for the sake of understanding), the drain-source voltage of Q8 increases. The drain voltage of the MOS transistor Q7 of the dummy circuit 22 becomes lower than the reference voltage Vref. The bias voltage in the direction of increasing the current flowing from the operational amplifier 25 to the MOS transistor Q8 (decreasing the drain-source voltage of the transistor Q8) is applied to the MOS transistor Q8 of the dummy circuit 22 and the MOS transistor Q3 of the differential amplifier circuit 21. , Q4. That is, the gate bias voltage V_BIAS of the differential amplifier circuit 21 increases the drain-source current of the MOS transistors Q5, Q6, Q9, and at the same time, the gate-source voltage (bias voltage) of the MOS transistor Q8 increases. Then, the drain voltage of the MOS transistor Q7 increases. As a result, the DC output voltages of the MOS transistor Q7 of the dummy circuit 22 and the MOS transistors Q1, Q2 of the differential amplifier circuit 21 are kept at a constant reference voltage Vref.

また、差動増幅回路２１のゲートバイアス電圧Ｖ＿ＢＩＡＳがＭＯＳトランジスタＱ５，Ｑ６，Ｑ９のドレインーソース間電流を小さくする方向に変更された場合には、ＭＯＳトランジスタＱ８のゲートーソース間電圧が固定されているとすれば、Ｑ８のドレインーソース間電圧は小さくなり、ダミー回路２２のＭＯＳトランジスタＱ７のドレイン電圧が基準電圧Ｖｒｅｆより高くなる。そして、演算増幅器２５から、ＭＯＳトランジスタＱ８に流れるドレインーソース間電流を減らす方向のバイアス電圧が、ダミー回路２２のＭＯＳトランジスタＱ８と差動増幅回路２１のＭＯＳトランジスタＱ３，Ｑ４のゲートに供給される。そして、ＭＯＳトランジスタＱ７のドレイン電圧は低くなる。その結果、ダミー回路２２のＭＯＳトランジスタＱ７と、差動増幅回路２１のＭＯＳトランジスタＱ１，Ｑ２の直流出力電圧が一定の基準電圧Ｖｒｅｆに保たれる。   In addition, when the gate bias voltage V_BIAS of the differential amplifier circuit 21 is changed to reduce the drain-source current of the MOS transistors Q5, Q6, Q9, the gate-source voltage of the MOS transistor Q8 is fixed. Then, the drain-source voltage of Q8 becomes small, and the drain voltage of the MOS transistor Q7 of the dummy circuit 22 becomes higher than the reference voltage Vref. A bias voltage in a direction to reduce the drain-source current flowing in the MOS transistor Q8 is supplied from the operational amplifier 25 to the gates of the MOS transistor Q8 of the dummy circuit 22 and the MOS transistors Q3 and Q4 of the differential amplifier circuit 21. . Then, the drain voltage of the MOS transistor Q7 becomes low. As a result, the DC output voltages of the MOS transistor Q7 of the dummy circuit 22 and the MOS transistors Q1, Q2 of the differential amplifier circuit 21 are kept at a constant reference voltage Vref.

上述した実施の形態によれば。左右対称な回路構成を有する差動増幅回路の一方の回路と相似（同一）な回路構成を有するダミー回路を設け、そのダミー回路の直流出力電圧が一定になるように制御することで、差動増幅回路の負荷に影響を与えずに差動増幅回路のドレイン電圧の直流成分（直流出力電圧）を一定に制御することができる。また、信号が入力する差動増幅回路と別のダミー回路２２のドレイン電圧と基準電圧Ｖｒｅｆとを比較して差動増幅回路２１にフィードバックしているので、直流出力電圧を一定に制御するためのフィードバック電圧に、入力信号の交流成分が加わらないようにできる。
〈他の実施の形態〉
ダミー回路２２は、差動増幅回路２１の一方の回路と素子サイズも含めて完全に同一である必要はなく、ダミー回路２２の各ＭＯＳトランジスタのゲート幅の比を一定に保ったまま、ゲート幅を縮小し、ＭＯＳトランジスタの電流、素子サイズを小さくしても良い。 According to the embodiment described above. By providing a dummy circuit having a circuit configuration similar to (same as) one circuit of the differential amplifier circuit having a symmetrical circuit configuration, and controlling the DC output voltage of the dummy circuit to be constant, the differential circuit The DC component (DC output voltage) of the drain voltage of the differential amplifier circuit can be controlled to be constant without affecting the load of the amplifier circuit. In addition, since the differential amplifier circuit to which the signal is input and the drain voltage of another dummy circuit 22 and the reference voltage Vref are compared and fed back to the differential amplifier circuit 21, the DC output voltage can be controlled to be constant. It is possible to prevent the AC component of the input signal from being added to the feedback voltage.
<Other embodiments>
The dummy circuit 22 does not have to be completely the same as one circuit of the differential amplifier circuit 21 including the element size, and the gate width is kept constant while maintaining the ratio of the gate width of each MOS transistor of the dummy circuit 22 to be constant. May be reduced to reduce the current and element size of the MOS transistor.

このように構成することで、ダミー回路２２の消費電力を減らし、素子面積を小さくできる。
図２は、トランスコンダクタンスアンプを用いた１次フィルタの一例を示す図である。
トランスコンダクタンスアンプ３１は、上述した差動増幅回路等により構成され、入力信号Ｖｉｎ＋、Ｖｉｎ−を所望のゲインで増幅し、出力端子からコンデンサＣ１，Ｃ２、Ｃ３，Ｃ４及び次段のトランスコンダクタンスアンプ３２に出力する。 With this configuration, the power consumption of the dummy circuit 22 can be reduced and the element area can be reduced.
FIG. 2 is a diagram illustrating an example of a primary filter using a transconductance amplifier.
The transconductance amplifier 31 is composed of the above-described differential amplifier circuit and the like, amplifies the input signals Vin + and Vin− with a desired gain, and capacitors C1, C2, C3, and C4 from the output terminal and a transconductance amplifier 32 in the next stage. Output to.

図３に示すように、前段のトランスコンダクタンスアンプ３１の出力電圧が、次のトランスコンダクタンスアンプ３２の入力電圧として与えられるので、前段のトランスコンダクタンスアンプ３１の直流出力電圧が変動すると、次段のトランスコンダクタンスアンプ３２のゲイン等に影響してしまう。   As shown in FIG. 3, since the output voltage of the preceding transconductance amplifier 31 is given as the input voltage of the next transconductance amplifier 32, if the DC output voltage of the preceding transconductance amplifier 31 fluctuates, The gain of the conductance amplifier 32 is affected.

上述したダミー回路２２及び制御回路２３を用いることで、トランスコンダクタンスアンプの直流出力電圧を一定に制御することができる。これにより、前段のトランスコンダクタンスアンプ３１の直流電圧が次段のアンプで増幅され、信号のダイナミックレンジが狭くなる等の問題を解消できる。   By using the dummy circuit 22 and the control circuit 23 described above, the DC output voltage of the transconductance amplifier can be controlled to be constant. As a result, the DC voltage of the transconductance amplifier 31 at the previous stage is amplified by the amplifier at the next stage, and problems such as a narrow dynamic range of the signal can be solved.

本発明は、上述した実施の形態に限らず、以下のように構成しても良い。
差動増幅回路２１は、実施の形態に示した回路に限らず、公知の回路に適用できる。例えば、ＭＯＳトランジスタＱ１，Ｑ２のソースまたはドレインに共通に１つの定電流回路を接続しても良い。あるいは、実施の形態とは異なる定電流回路を使用しても良い。 The present invention is not limited to the embodiment described above, and may be configured as follows.
The differential amplifier circuit 21 is not limited to the circuit shown in the embodiment but can be applied to a known circuit. For example, one constant current circuit may be commonly connected to the sources or drains of the MOS transistors Q1 and Q2. Alternatively, a constant current circuit different from that in the embodiment may be used.

また、使用するＭＯＳトランジスタも、実施の形態のようにｐチャネルとｎチャネルＭＯＳトランジスタからなる回路に限らず、ｎチャネルＭＯＳのみで構成しても良い。
また、制御回路２３は、演算増幅器２５に限らず、ダミー回路２２の直流出力電圧を一定に制御できる回路であればどのような回路でもよい。 Also, the MOS transistor to be used is not limited to a circuit composed of a p-channel and an n-channel MOS transistor as in the embodiment, but may be composed of only an n-channel MOS.
The control circuit 23 is not limited to the operational amplifier 25, and may be any circuit as long as the DC output voltage of the dummy circuit 22 can be controlled to be constant.

本発明は、トランスコンダクタタンスアンプに限らず、他の差動増幅回路にも適用できる。   The present invention can be applied not only to a transconductance amplifier but also to other differential amplifier circuits.

実施の形態の差動増幅回路と出力電圧制御回路の構成を示す図である。It is a figure which shows the structure of the differential amplifier circuit and output voltage control circuit of embodiment. トランスコンダクタンスアンプを用いたフィルタの一例を示す図である。It is a figure which shows an example of the filter using transconductance amplifier. 従来の差動増幅回路の出力電圧検出回路を示す図である。It is a figure which shows the output voltage detection circuit of the conventional differential amplifier circuit.

符号の説明Explanation of symbols

Ｑ１〜Ｑ９ ＭＯＳトランジスタ
１１、１２ 直流電圧源
２１ 差動増幅回路
２２ ダミー回路
２３ 制御回路
２５ 演算増幅器
Q1 to Q9 MOS transistors 11 and 12 DC voltage source 21 Differential amplifier circuit 22 Dummy circuit 23 Control circuit 25 Operational amplifier

Claims (8)

対称な回路構成を有する差動増幅回路の一方の回路と相似な回路構成を有するダミー回路と、
前記ダミー回路の直流出力電圧と基準電圧との差電圧に応じた電圧を、前記ダミー回路の能動負荷及び前記差動増幅回路の能動負荷のバイアス電圧として供給し、前記ダミー回路と前記差動増幅回路の直流出力電圧を一定に制御する制御回路とを備える差動増幅回路の出力電圧制御回路。 A dummy circuit having a circuit configuration similar to one circuit of the differential amplifier circuit having a symmetric circuit configuration;
A voltage corresponding to a voltage difference between a DC output voltage of the dummy circuit and a reference voltage is supplied as a bias voltage for the active load of the dummy circuit and the active load of the differential amplifier circuit, and the dummy circuit and the differential amplifier are supplied. An output voltage control circuit for a differential amplifier circuit, comprising: a control circuit for controlling the DC output voltage of the circuit to be constant. 前記差動増幅回路は、トランスコンダクタンスアンプであり、
前記ダミー回路は、前記トランスコンダクタンスアンプのゲインを変化させたときに連動してゲインが変化し、
前記制御回路は、前記ダミー回路のゲインが変化したときに、前記ダミー回路の直流出力電圧が一定になるように前記ダミー回路と前記トランスコンダクタンスアンプのバイアス電圧を制御する請求項１記載の差動増幅回路の出力電圧制御回路。 The differential amplifier circuit is a transconductance amplifier,
The dummy circuit changes the gain in conjunction with changing the gain of the transconductance amplifier,
2. The differential circuit according to claim 1, wherein the control circuit controls a bias voltage of the dummy circuit and the transconductance amplifier so that a DC output voltage of the dummy circuit becomes constant when a gain of the dummy circuit changes. Output voltage control circuit for amplifier circuit. 前記ダミー回路は、少なくとも第１のＭＯＳトランジスタと、該第１のＭＯＳトランジスタの能動負荷となる第２のＭＯＳトランジスタと、前記差動増幅回路と同じバイアス電圧が与えられる第３のＭＯＳトランジスタとからなり、
前記制御回路は、前記第１のＭＯＳトランジスタの直流出力電圧と基準電圧との差電圧を増幅する演算増幅器を有し、該演算増幅器の出力電圧を前記ダミー回路の前記第２のＭＯＳトランジスタのゲートと前記差動増幅回路の能動負荷となる少なくとも２つのＭＯＳトランジスタのゲートにバイアス電圧として供給し、前記ダミー回路と前記差動増幅回路のＭＯＳトランジスタの直流出力電圧が基準電圧と等しくなるように制御する請求項１または２記載の差動増幅回路の出力電圧制御回路。 The dummy circuit includes at least a first MOS transistor, a second MOS transistor serving as an active load of the first MOS transistor, and a third MOS transistor to which the same bias voltage as that of the differential amplifier circuit is applied. Become
The control circuit includes an operational amplifier that amplifies a differential voltage between a DC output voltage of the first MOS transistor and a reference voltage, and the output voltage of the operational amplifier is used as a gate of the second MOS transistor of the dummy circuit. And a bias voltage is supplied to the gates of at least two MOS transistors serving as active loads of the differential amplifier circuit, and the DC output voltage of the dummy circuit and the MOS transistor of the differential amplifier circuit is controlled to be equal to a reference voltage. The output voltage control circuit of the differential amplifier circuit according to claim 1 or 2. 前記ダミー回路の第１、第２及び第３のＭＯＳトランジスタのゲート幅の比を所定の値に保ち、かつゲート幅を前記差動増幅回路のＭＯＳトランジスタのゲート幅より狭くした請求項３記載の差動増幅回路の出力電圧制御回路。 4. The gate width ratio of the first, second and third MOS transistors of the dummy circuit is maintained at a predetermined value, and the gate width is narrower than the gate width of the MOS transistor of the differential amplifier circuit. Output voltage control circuit of differential amplifier circuit. 左右対称な回路構成を有し、少なくとも入力信号を差動増幅する第１及び第２のＭＯＳトランジスタと、前記第１及び第２のＭＯＳトランジスタの能動負荷となる第３及び第４のＭＯＳトランジスタと、前記第１及び第２のＭＯＳトランジスタの電流を制御する少なくとも１つの第１の電流源とからなる差動増幅回路と、
前記左右対称な差動増幅回路の一方の回路と相似な回路構成を有し、前記第１または第２のＭＯＳトランジスタに対応する第５のＭＯＳトランジスタと、該第５のＭＯＳトランジスタの能動負荷となる第６のＭＯＳトランジスタと、前記第１の電流源と同じバイアス電圧が与えられる第２の電流源とからなるダミー回路と、
前記第５のＭＯＳトランジスタの直流出力電圧と基準電圧との差電圧に応じた電圧を、前記ダミー回路の前記第６のＭＯＳトランジスタのゲートと前記差動増幅回路の第３及び第４のＭＯＳトランジスタのゲートにバイアス電圧として供給し、前記ダミー回路の前記第５のＭＯＳトランジスタの直流出力電圧と前記差動増幅回路の第１及び第２のＭＯＳトランジスタの直流出力電圧を一定に制御する制御回路とを備える差動増幅回路の出力電圧制御回路。 First and second MOS transistors having a symmetrical circuit configuration and differentially amplifying at least an input signal; third and fourth MOS transistors serving as active loads of the first and second MOS transistors; A differential amplifier circuit comprising at least one first current source for controlling currents of the first and second MOS transistors;
A fifth MOS transistor corresponding to the first or second MOS transistor, and an active load of the fifth MOS transistor, having a circuit configuration similar to one circuit of the symmetric differential amplifier circuit; A dummy circuit comprising a sixth MOS transistor and a second current source to which the same bias voltage as that of the first current source is applied;
The voltage according to the difference voltage between the DC output voltage of the fifth MOS transistor and the reference voltage is set to the gate of the sixth MOS transistor of the dummy circuit and the third and fourth MOS transistors of the differential amplifier circuit. And a control circuit for controlling the DC output voltage of the fifth MOS transistor of the dummy circuit and the DC output voltages of the first and second MOS transistors of the differential amplifier circuit to be constant. An output voltage control circuit of a differential amplifier circuit comprising: 前記第１の電流源は、ゲートに同一のバイアス電圧が与えられる第７及び第８のＭＯＳトランジスタからなり、
前記ダミー回路の前記第２の電流源は、前記差動増幅回路の第７及び第８のＭＯＳトランジスタと同じバイアス電圧が与えられる第９のＭＯＳトランジスタとからなり、
前記制御回路は、前記第５のＭＯＳトランジスタの直流出力電圧と基準電圧との差電圧を増幅する演算増幅器を有し、該演算増幅器の出力電圧を前記ダミー回路の前記第６のＭＯＳトランジスタのゲートと前記差動増幅回路の第３及び第４のＭＯＳトランジスタのゲートにバイアス電圧として供給する請求項５記載の差動増幅回路の出力電圧制御回路。 The first current source includes seventh and eighth MOS transistors in which the same bias voltage is applied to the gate,
The second current source of the dummy circuit comprises a ninth MOS transistor to which the same bias voltage as the seventh and eighth MOS transistors of the differential amplifier circuit is applied,
The control circuit includes an operational amplifier that amplifies a difference voltage between a DC output voltage of the fifth MOS transistor and a reference voltage, and outputs the output voltage of the operational amplifier to a gate of the sixth MOS transistor of the dummy circuit. 6. An output voltage control circuit for a differential amplifier circuit according to claim 5, wherein a bias voltage is supplied to the gates of the third and fourth MOS transistors of the differential amplifier circuit. 対称な回路構成を有する差動増幅回路と、
前記差動増幅回路の対称な回路の一方の回路と相似な回路構成を有するダミー回路とを備える電圧検出器。 A differential amplifier circuit having a symmetric circuit configuration;
A voltage detector comprising: a dummy circuit having a circuit configuration similar to one of symmetrical circuits of the differential amplifier circuit. 左右対称な回路構成を有し、少なくとも入力信号を差動増幅する第１及び第２のＭＯＳトランジスタと、前記第１及び第２のＭＯＳトランジスタの能動負荷となる第３及び第４のＭＯＳトランジスタと、前記第１及び第２のＭＯＳトランジスタの電流を制御する少なくとも１つの第１の電流源とからなる差動増幅回路と、
前記左右対称な差動増幅回路の一方の回路と相似な回路構成を有し、前記第１または第２のＭＯＳトランジスタに対応する第５のＭＯＳトランジスタと、該第５のＭＯＳトランジスタの能動負荷となる第６のＭＯＳトランジスタと、前記第１の電流源と同じバイアス電圧が与えられる第２の電流源とからなるダミー回路とを備える電圧検出器。

First and second MOS transistors having a symmetrical circuit configuration and differentially amplifying at least an input signal; third and fourth MOS transistors serving as active loads of the first and second MOS transistors; A differential amplifier circuit comprising at least one first current source for controlling currents of the first and second MOS transistors;
A fifth MOS transistor corresponding to the first or second MOS transistor, and an active load of the fifth MOS transistor, having a circuit configuration similar to one circuit of the symmetric differential amplifier circuit; A voltage detector comprising a sixth MOS transistor and a dummy circuit comprising a second current source to which the same bias voltage as that of the first current source is applied.

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