KR100242539B1 - Control apparatus for video data receiving buffer - Google Patents

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Abstract

본 발명은 CCITT 권고안 H. 261에서 규정하는 비디오 데이타의 처리장치에서, 통신채널을 통해 인가되는 가변길이를 갖는 비디오 데이타를 실시간 처리하기 위하여 저장하는 수신버퍼의 데이타 보전과 고정지연을 제어하여 안정된 영상의 복원을 제공하도록 한 것이다.The present invention provides a stable image by controlling data preservation and fixed delay of a receiving buffer stored for processing real-time video data having a variable length applied through a communication channel in the apparatus for processing video data defined in CCITT Recommendation H. 261. To provide a restore.

본 발명은 통신채널을 통해 전송되는 프레임 단위의 비디오 신호에 화상시작정보(PSC)가 포함되어 있지 않은 프레임 신호가 검출되면 감가산 레지스터의 카운팅 값을 통해 디코더측에 출력되는 신호를 제어하므로 수신버퍼의 메모리 부족이 발생되지 않으며, 수신버퍼에 2개의 유효한 데이타를 항상 저장한후 인가되는 비디오 신호를 디코더측으로 출력시키므로 비디오 영상의 복원을 신속히 할 수 있어 동영상을 신뢰성있게 제공한다.According to the present invention, when a frame signal that does not include picture start information (PSC) is included in a video signal of a frame unit transmitted through a communication channel, a control signal is output to the decoder side through a counting value of a subtraction register. No memory shortage occurs, and two valid data are always stored in the receiving buffer, and then the applied video signal is output to the decoder, so that the video image can be restored quickly and the video can be reliably provided.

Description

비디오 데이타 수신버퍼의 제어장치Video data receiving buffer controller

제1도는 본 발명에 따른 비디오 데이타 수신버퍼의 제어장치 구성 블럭도.1 is a block diagram of a control device of a video data receiving buffer according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 유효 데이타 검출부 20 : 직렬/병렬 변환기10: valid data detector 20: serial / parallel converter

30 : 버퍼 제어부 40 : 병렬/직렬 변환기30: buffer control unit 40: parallel / serial converter

50 : 수신 버퍼50: receive buffer

본 발명은 CCITT 권고안 H. 261에서 규정하는 비디오 데이타의 처리장치에 관한 것으로, 특히 통신채널을 통해 인가되는 가변길이를 갖는 비디오 데이타를 실시간 처리하기 위하여 저장하는 수신버퍼의 데이타 보전과 고정지연을 제어하여 안정된 영상의 복원을 제공하도록 한 비디오 데이타 수신버퍼의 제어장치에 관한 것이다.The present invention relates to an apparatus for processing video data defined in CCITT Recommendation H. 261. In particular, the present invention relates to control of data preservation and fixed delay of a receiving buffer for storing video data having a variable length applied through a communication channel in real time. The present invention relates to a control device of a video data receiving buffer to provide stable image reconstruction.

일반적으로 디지탈 비디오 데이타는 많은 데이타량 때문에 통신채널을 통하여 실시간의 처리가 불가능하므로 통신 채널을 통하여 디지탈 비디오 신호를 효율적으로 전송하기 위하여 압축기술을 사용하는데, 소정의 상태로 압축되어 통신채널로 전송되는 비디오 신호는 동 영상을 제공하기 위하여 프레임(Frame)단위로 전송되며, 전송되는 한 프레임의 비디오 신호는 가변 길이를 갖는 코드(Variable Length Codeword)형식으로 구성되고 압축을 위한 DCT(Discrete Cosine Transform) 나 양자화가 각각의 블럭단위(Block Layer) 또는 메크로 블럭단위(Macro Block)로 이루어지기 때문에 프레임 마다 포함되는 데이타는 매우 다양하게 이루어진다.In general, since digital video data cannot be processed in real time through a communication channel due to a large amount of data, a compression technique is used to efficiently transmit a digital video signal through a communication channel. The video signal is transmitted in units of frames in order to provide a moving image. The video signal of one frame transmitted is composed of variable length codeword format and uses DCT (Discrete Cosine Transform) for compression. Since the quantization is performed in each block layer or macro block, the data included in each frame is very diverse.

이때, 비디오 데이타가 저장되는 프레임 단위는 일정한 시간의 기준단위이며 이 한 프레임에 포함되는 비디오 데이타 량은 영상의 형태에 따라 최대 256Kbit/s를 벗어나지 않는 범위에서 다양한 크기의 데이타를 허용한다.In this case, the frame unit in which the video data is stored is a reference unit of a certain time, and the amount of video data included in this frame allows data of various sizes within a range of up to 256 Kbit / s depending on the type of image.

이를 위하여 CCITT. 권고안 H.261에서는 전송되는 비디오 프레임의 헤더(Header)에 시간축 기준 정보(Temporal Referance : TR)를 삽입한후 디코더를 통한 분석으로 전송되는 비디오 프레임의 형태를 파악할수 있도록 하고 있다.To this end, CCITT. Recommendation H.261 inserts Temporal Referance (TR) into the header of the video frame being transmitted, and then analyzes the decoder to determine the type of video frame being transmitted.

종래에는 통신채널을 통해 전송되는 비디오 프레임의 헤더에 삽입되는 시간축 기준 정보(TR)는 0 부터 31까지 32개의 값을 나타낼수 있는 5비트로 구성되는데, 이는 최종적으로 전송된 영상의 값에 카운터 "1"을 증가시키는 형태로 구성하므로 수신단에서 디코딩된 프레임 헤더의 시간축 기준 정보(TR)가 "1" 다음에 "3"이 검출되면 전송되는 비디오 신호의 한 프레임이 구성되지 않았으므로 영상신호의 디코딩 동작을 일시적으로 중단한다.Conventionally, the time base reference information (TR) inserted into the header of a video frame transmitted through a communication channel is composed of 5 bits representing 32 values from 0 to 31, which is a counter "1" to the value of the finally transmitted image. In this case, when the time base reference information (TR) of the decoded frame header is detected to be "1" followed by "3", one frame of the transmitted video signal is not configured. Temporarily stops.

이와같이, 프레임의 디코딩 수행 도중에 디코딩 동작을 중단시키려면 이에 대한 제어가 매우 복잡하게 되어 전송되는 데이타에 에러를 발생시키는 문제점이 있으며, 전송되는 비디오 프레임의 헤더에 삽입되는 시간축 기준정보(TR)가 많은 량이 구성되어 있지 않은 경우를 대비하여 다수의 프레임 단위의 비디오 신호를 수신버퍼에 저장하고 있어야 하므로 전송되는 비디오 영상의 복원에 지연시간을 발생시키는 문제점이 있었다.As described above, in order to stop the decoding operation during the decoding of the frame, the control thereof is very complicated, which causes an error in the transmitted data. There is a large amount of time base reference information (TR) inserted in the header of the transmitted video frame. In case the amount of video is not configured, the video signal of a plurality of frame units must be stored in the reception buffer, which causes a delay in restoring the transmitted video image.

본 발명은 전술한 문제점을 감안하여 안출한 것으로, 그 목적은 통신채널을 통해 전송되는 디지탈 비디오 신호를 분석하여 화상시작정보(Picture Start Code : PSC)가 포함되어 있는 유효 데이타 2개만을 검출하여 수신버퍼에 저장하며, 화상시작정보(PSC)가 포함되지 않은 데이타가 검출되면 감 가산 레지스터를 통해 카운팅된 화상시작정보(PSC)의 카운터 값을 통해 수신버퍼에 저장된 영상 데이타를 인가되는 프레임 동기신호(FS)에 따라 출력하여 수신버퍼의 데이타 결핍을 방지하고, 항상 2 프레임의 지연시간을 유지하도록 하여 전송되는 영상의 실시간 처리에 신뢰성을 제공하도록 함에 있다.SUMMARY OF THE INVENTION The present invention has been made in view of the above-described problems, and an object thereof is to analyze and receive only two pieces of valid data including Picture Start Code (PSC) by analyzing a digital video signal transmitted through a communication channel. When the data is stored in the buffer and does not include the image start information (PSC), the frame synchronization signal (SCC) is applied to the image data stored in the reception buffer through the counter value of the image start information (PSC) counted through the addition register. FS) to prevent the lack of data in the receiving buffer, and to maintain the delay time of two frames at all times to provide reliability for the real-time processing of the transmitted image.

이와같은 목적을 달성하기 위한 본 발명의 특징은, 통신채널을 통해 전송되는 비디오 신호를 수신하여 디코더 측에 인가하는 비디오 데이타 수신버퍼에 있어서, 인가받은 직렬 상태의 프레임 단위 비디오 신호를 병렬상태의 데이타로 변환하여 수신버퍼 측에 출력하는 직렬/병렬 변환기와; 상기 통신 채널을 통해 전송되어 인가되는 프레임 단위의 비디오 신호에서 프레임의 헤더에 포함되어 있는 화상시작정보(PSC)를 검출함으로써 유효한 프레임의 비디오 신호를 검출하여 상기 직렬/병렬 변환기를 통해 상기 수신버퍼 측에 출력하여 저장케 하되, 상기 수신버퍼에 저장되어 있는 유효한 프레임의 비디오 신호를 카운트하는 유효 데이타 검출부와; 상기 유효 데이타 검출부의 카운트 정보에 의거하여 상기 수신버퍼의 데이타 저장상태를 연속적으로 감시하며, 상기 수신버퍼를 제어하여 프레임 단위의 비디오 신호를 상기 수신버퍼에 저장시키거나 상기 수신버퍼에 저장되어 있는 프레임 단위의 비디오 신호를 출력시키는 버퍼 제어부와; 상기 수신버퍼로 부터 병렬상태로 출력된 프레임 단위의 비디오 신호를 직렬상태로 변환하여 프레임 동기신호(FS)에 따라 디코더 측에 출력하는 병렬/직렬 변환기를 구비하는데 있다.In order to achieve the above object, a feature of the present invention is a video data receiving buffer that receives a video signal transmitted through a communication channel and applies it to a decoder. A serial / parallel converter for converting the signal into a receiving buffer; A video signal of a valid frame is detected by detecting picture start information (PSC) included in a header of a frame from a video signal of a frame unit transmitted and applied through the communication channel, and through the serial / parallel converter, the receiving buffer side is detected. A valid data detection unit for outputting and storing the video signal of a valid frame stored in the reception buffer; The data storage state of the receiving buffer is continuously monitored based on the count information of the valid data detector, and the frame is stored in the receiving buffer or the video signal of each frame is stored in the receiving buffer by controlling the receiving buffer. A buffer controller for outputting a video signal of a unit; And a parallel / serial converter converting a video signal of a frame unit output in parallel from the reception buffer into a serial state and outputting the same to a decoder according to the frame synchronization signal FS.

또한, 상기 유효 데이타 검출부는, 상기 화상시작정보(PSC)가 포함되어 있는 유효한 프레임의 비디오 신호가 검출되어 상기 수신버퍼에 저장되면 카운터값을 증가시키고, 상기 수신버퍼로부터 프레임의 비디오 신호가 인출되어 디코더 측에 출력되면 카운터값을 감소시키는 감가산 레지스터를 구비하는 것을 특징으로 한다.The valid data detection unit may increase a counter value when a video signal of a valid frame including the picture start information (PSC) is detected and stored in the reception buffer, and a video signal of the frame is extracted from the reception buffer. And a subtracting register which decreases the counter value when output to the decoder.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

제1도는 본 발명에 따른 비디오 데이타 수신버퍼의 제어장치 구성 블럭도로, 도면에서 알 수 있는 바와같이, 유효 데이타 검출부(10), 직렬/병렬 변환기(20), 버퍼 제어부(30), 병렬/직렬 변환기(40) 및 수신 버퍼(50)로 이루어지는데, 유효 데이타 검출부(10)는 통신채널을 통해 인가되는 프레임 단위의 비디오 신호를 분석하여 헤더에 삽입되어 있는 화상시작정보(PSC)를 검출한다. 이때, 유효 데이타 검출부(10)에는 수신버퍼(50)에 화상시작정보(PSC)가 포함되어 있는 한 프레임의 비디오 신호가 저장되면 카운터를 "1"증가시키고, 수신버퍼(50)로부터 한 프레임의 비디오 신호가 리드(Read)되어 디코더측에 출력되면 카운터를 "1" 감산시키는 동작을 진행하는 감 가산 레지스터가 구비된다. 직렬/병렬 변환기(20)는 유효 데이타 검출부(10)로 부터 인가되는 직렬(Serial) 비디오 신호를 병렬(Parallel)로 변환시켜 수신버퍼(50)의 소정 어드레스 영역에 저장한다. 버퍼 제어부(30)는 유효 데이타 검출부(10)에 구비된 감 가산 레지스터의 카운트 정보에 의거하여 수신버퍼(50)의 데이타 저장상태를 연속적으로 감시하고, 수신버퍼(50)를 리드(Read) 및 라이트(Write) 제어하여 프레임 단위의 비디오 신호를 수신버퍼(50)에 저장시키거나 수신버퍼(50)에 저장되어 있는 프레임 단위의 비디오 신호를 출력시킨다. 병렬/직렬 변환기(40)는 버퍼 제어부(30)의 리드(Read)신호에 따라 수신버퍼(50)로부터 병렬상태로 출력된 프레임 단위의 비디오 신호를 직렬상태로 변환하여 외부로 부터 인가되는 프레임 동기신호(FS)에 따라 디코더 측에 출력한다.1 is a block diagram of a control device of a video data receiving buffer according to the present invention. As can be seen from the figure, the effective data detecting unit 10, the serial / parallel converter 20, the buffer control unit 30, and the parallel / serial unit are shown. Comprising a converter 40 and a reception buffer 50, the valid data detection unit 10 analyzes the video signal of the frame unit applied through the communication channel to detect the picture start information (PSC) inserted in the header. At this time, if the video signal of one frame including the image start information (PSC) is stored in the reception buffer 50, the valid data detection unit 10 increases the counter by " 1 " When the video signal is read and output to the decoder side, a subtraction register is provided to perform an operation of subtracting the counter by "1". The serial / parallel converter 20 converts a serial video signal applied from the valid data detector 10 into parallel and stores the serial video signal in a predetermined address area of the reception buffer 50. The buffer control unit 30 continuously monitors the data storage state of the reception buffer 50 based on the count information of the subtraction register provided in the valid data detection unit 10, and reads and receives the reception buffer 50. The write control is performed to store a video signal in a frame unit in the reception buffer 50 or to output a video signal in a frame unit stored in the reception buffer 50. The parallel / serial converter 40 converts a video signal in a frame unit output in parallel from the receiving buffer 50 into a serial state according to a read signal of the buffer controller 30 to synchronize the frame applied from the outside. Output to the decoder side in accordance with the signal FS.

전술한 바와같은 기능으로 이루어지는 본 발명의 동작을 설명하면 다음과 같다.Referring to the operation of the present invention having the function as described above is as follows.

네트워크 클럭신호에 따라 통신채널을 통해 전송되는 압축된 디지탈 비디오 신호가 유효 데이타 검출부(10)측에 인가되는 경우, 유효 데이타 검출부(10)는 인가되는 프레임 단위의 비디오 신호의 헤더에 삽입되어 있는 화상시작정보(PSC)를 검출하면 유효한 비디오 신호 임을 인지하여 해당 비디오 신호를 직렬/병렬 변환기(20)측에 인가한다. 이때, 유효 데이타 검출부(10)가 화상시작정보(PSC)를 포함하는 유효한 프레임의 비디오 신호를 카운트하기 위한 카운트 값을 자체의 감 가산 레지스터에 셋팅함으로써 통신채널을 통해 전송받은 비디오 신호에 화상시작정보(PSC)가 포함되어 있음을 버퍼 제어부(30)측에 알려주면, 버퍼 제어부(30)는 수신버퍼(50)측에 라이트(Write) 신호를 인가하여 어드레스 영역을 지정함으로써 직렬/병렬 변환기(20)에 의해 병렬로 변환된 프레임 단위의 비디오 신호를 수신버퍼(50)에 저장시킨다.When the compressed digital video signal transmitted through the communication channel in accordance with the network clock signal is applied to the valid data detector 10, the valid data detector 10 is an image inserted in the header of the video signal in the unit of the applied frame. When the start information (PSC) is detected, it recognizes that the video signal is a valid video signal and applies the video signal to the serial / parallel converter 20 side. At this time, the valid data detection unit 10 sets the count value for counting the video signal of the valid frame including the picture start information (PSC) in its own subtraction register, so that the picture start information is transmitted to the video signal received through the communication channel. When the buffer controller 30 is notified that the PSC is included, the buffer controller 30 applies a write signal to the reception buffer 50 to designate an address area to designate the serial / parallel converter 20. ) Is stored in the receiving buffer 50, the video signal of the frame unit converted in parallel.

전술한 바와같은 동작을 통하여 통신채널을 통해 전송되는 프레임 단위의 비디오 신호에서 화상시작정보(PSC)가 포함되어 있는 유효한 2개의 프레임을 수신버퍼(50)에 라이트(Write)하여 저장한후, 유효 데이타 검출부(10)가 통신채널을 통해 전송되는 프레임 단위의 비디오 신호에서 화상시작정보(PSC)가 포함되어 있는 세번째 유효 프레임의 비디오 신호를 검출한다. 이때, 세번째 화상시작정보(PSC)가 포함되어 있는 프레임 단위의 비디오 신호를 검출하면, 버퍼 제어부(30)가 수신버퍼(50)에 리드(Read)신호를 인가하여 수신버퍼(50)에 저장되어 있는 비디오 신호를 병렬/직렬 변환기(40)측에 출력시킨다. 병렬/직렬 변환기(40)는 수신버퍼(50)로 부터 인가되는 병렬 상태의 비디오 신호를 직렬로 변환한후 외부로 부터 인가되는 프레임 동기신호(FS)에 따라 디코더측에 출력한다.Through the above-described operation, two valid frames including the picture start information (PSC) are recorded in the receiving buffer 50 in the video signal of the frame unit transmitted through the communication channel, and then stored. The detector 10 detects the video signal of the third valid frame including the picture start information PSC from the video signal of the frame unit transmitted through the communication channel. At this time, when detecting the video signal of the frame unit including the third image start information (PSC), the buffer controller 30 applies a read signal to the reception buffer 50 and is stored in the reception buffer 50. The video signal is outputted to the parallel / serial converter 40 side. The parallel / serial converter 40 converts the video signal of the parallel state applied from the reception buffer 50 into serial and outputs it to the decoder according to the frame synchronization signal FS applied from the outside.

이때, 유효 데이타 검출부(10)의 감 가산 레지스터는 수신버퍼(50)로 부터 프레임 단위의 비디오 신호가 출력됨에 따라 프레임 단위의 비디오 신호를 카운트하기 위해 셋팅하였던 카운터값을 리셋(Reset) 시킨다.At this time, the subtraction register of the valid data detector 10 resets the counter value which is set to count the video signal in the frame unit as the video signal in the frame unit is output from the reception buffer 50.

일예로, 화상시작정보(PSC)가 헤더에 포함되어 있는 프레임 단위의 제1비디오 신호가 검출된후 화상시작정보(PSC)가 포함된 제2비디오 신호가 검출되면 한 프레임의 데이타가 손실된 상태이므로 수신버퍼(50)에 저장되어 있는 비디오 신호를 디코더측에 출력하면 수신버퍼(50)의 메모리는 결핍상태로 되어 영상신호의 복호동작에 에러가 발생되므로, 통신채널을 통해 전송되는 프레임 단위의 비디오 신호로 부터 화상시작정보(PSC)가 포함되어 있는 유효 데이타 2개를 검출하여 수신 버퍼(50)에 저장할 때 해당 화상시작정보(PSC)를 포함한 유효 프레임의 비디오 신호의 저장 갯수를 카운트하기 위해 감 가산 레지스터에 카운터값을 셋팅하여 카운팅을 실행한다.For example, if a second video signal including picture start information (PSC) is detected after a first video signal in a frame unit including picture start information (PSC) is included in a header, data of one frame is lost. Therefore, if the video signal stored in the reception buffer 50 is output to the decoder side, the memory of the reception buffer 50 is deficient and an error occurs in the decoding operation of the video signal. In order to count the number of storage of the video signal of the valid frame including the corresponding picture start information (PSC) when two valid data including picture start information (PSC) are detected from the video signal and stored in the reception buffer 50. Counting is performed by setting a counter value in the decrement register.

이때, 수신버퍼(50)에 두개의 유효한 프레임 단위의 비디오 신호가 저장되어 있으면 외부로 부터 인가되는 프레임 동기신호(FS)에 따라 저장된 프레임 신호를 디코더측에 출력한다.At this time, if two valid frame video signals are stored in the reception buffer 50, the stored frame signals are output to the decoder according to the frame synchronization signal FS applied from the outside.

이상에서 설명한 바와같이, 본 발명은 통신채널을 통해 전송되는 프레임 단위의 비디오 신호에 화상시작정보(PSC)가 포함되어 있지 않은 프레임 신호가 검출되면 감 가산 레지스터의 카운팅 값을 통해 디코더측에 출력되는 신호를 제어하므로 수신버퍼의 메모리 부족이 발생되지 않으며, 수신버퍼에 2개의 유효한 데이타를 항상 저장한후 인가되는 비디오 신호를 디코더측으로 출력시키므로 비디오 영상의 복원을 신속히 할 수 있어 동영상을 신뢰성 있게 제공한다.As described above, according to the present invention, when a frame signal that does not include picture start information (PSC) is included in a video signal of a frame unit transmitted through a communication channel, the present invention is output to the decoder side through a counting value of a subtraction register. Since the control of the signal does not cause a memory shortage of the receiving buffer, and it always stores two valid data in the receiving buffer and then outputs the applied video signal to the decoder so that the video image can be restored quickly and the video can be reliably provided.

Claims (2)

통신채널을 통해 전송되는 비디오 신호를 수신하여 디코더 측에 인가하는 비디오 데이타 수신버퍼에 있어서, 인가받은 직렬 상태의 프레임 단위 비디오 신호를 병렬상태의 데이타로 변환하여 수신버퍼 측에 출력하는 직렬/병렬 변환기와; 상기 통신 채널을 통해 전송되어 인가되는 프레임 단위의 비디오 신호에서 프레임의 헤더에 포함되어 있는 화상시작정보(PSC)를 검출함으로써 유효한 프레임의 비디오 신호를 검출하여 상기 직렬/병렬 변환기를 통해 상기 수신버퍼 측에 출력하여 저장케 하되, 상기 수신버퍼에 저장되어 있는 유효한 프레임의 비디오 신호를 카운트하는 유효 데이타 검출부와; 상기 유효 데이타 검출부의 카운트 정보에 의거하여 상기 수신버퍼의 데이타 저장상태를 연속적으로 감시하며, 상기 수신버퍼를 제어하여 프레임 단위의 비디오 신호를 상기 수신버퍼에 저장시키거나 상기 수신버퍼에 저장되어 있는 프레임 단위의 비디오 신호를 출력시키는 버퍼 제어부와; 상기 수신버퍼로 부터 병렬상태로 출력된 프레임 단위의 비디오 신호를 직렬상태로 변환하여 프레임 동기신호(FS)에 따라 디코더 측에 출력하는 병렬/직렬 변환기를 구비하는 것을 특징으로 하는 비디오 데이타 수신버퍼의 제어장치.A video data receiving buffer that receives a video signal transmitted through a communication channel and applies it to a decoder. A serial / parallel converter that converts an applied frame-by-frame video signal into parallel data and outputs it to a receiving buffer. Wow; A video signal of a valid frame is detected by detecting picture start information (PSC) included in a header of a frame from a video signal of a frame unit transmitted and applied through the communication channel, and through the serial / parallel converter, the receiving buffer side is detected. A valid data detection unit for outputting and storing the video signal of a valid frame stored in the reception buffer; The data storage state of the receiving buffer is continuously monitored based on the count information of the valid data detector, and the frame is stored in the receiving buffer or the video signal of each frame is stored in the receiving buffer by controlling the receiving buffer. A buffer controller for outputting a video signal of a unit; And a parallel / serial converter for converting the video signals of frame units output in parallel from the receiving buffer into a serial state and outputting them to the decoder according to the frame synchronizing signal FS. Control unit. 제1항에 있어서, 상기 유효 데이타 검출부는, 상기 화상시작정보(PSC)가 포함되어 있는 유효한 프레임의 비디오 신호가 검출되어 상기 수신버퍼에 저장되면 카운터값을 증가시키고, 상기 수신버퍼로부터 프레임의 비디오 신호가 인출되어 디코드 측에 출력되면 카운터값을 감소시키는 감 가산 레지스터를 구비하는 것을 특징으로 하는 비디오 데이타 수신버퍼의 제어장치.The apparatus of claim 1, wherein the valid data detector is further configured to increase a counter value when a video signal of a valid frame including the picture start information (PSC) is detected and stored in the reception buffer, and to increase the counter value. And a subtracting register which decreases a counter value when a signal is extracted and output to the decode side.
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