KR100242434B1 - Method for forming contact of semiconductor device - Google Patents
Method for forming contact of semiconductor device Download PDFInfo
- Publication number
- KR100242434B1 KR100242434B1 KR1019920011365A KR920011365A KR100242434B1 KR 100242434 B1 KR100242434 B1 KR 100242434B1 KR 1019920011365 A KR1019920011365 A KR 1019920011365A KR 920011365 A KR920011365 A KR 920011365A KR 100242434 B1 KR100242434 B1 KR 100242434B1
- Authority
- KR
- South Korea
- Prior art keywords
- contact
- etching
- contact hole
- insulating film
- forming
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 51
- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 238000005530 etching Methods 0.000 claims abstract description 44
- 229920002120 photoresistant polymer Polymers 0.000 claims description 36
- 239000004020 conductor Substances 0.000 claims description 11
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 5
- 238000001312 dry etching Methods 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 3
- 239000011248 coating agent Substances 0.000 claims 1
- 238000000576 coating method Methods 0.000 claims 1
- 229910052751 metal Inorganic materials 0.000 abstract description 12
- 239000002184 metal Substances 0.000 abstract description 12
- 230000015572 biosynthetic process Effects 0.000 abstract description 9
- 238000004519 manufacturing process Methods 0.000 abstract description 2
- 150000002739 metals Chemical class 0.000 abstract description 2
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
반도체 제조방법에 있어서, 현재까지 개발된 콘택 형성방법은 등방성 식각 및 이방성 식각을 각각 한번씩 사용하여 콘택의 모양을 형성하는 것으로써 이러한 서브미크론 멀티레벨 인터커넥션(Submicron Multilevel Interconnection)기술에서 가장 문제가 되는 것은 종횡비에 따른 배선형성과 콘택 안내에서의 샤프 에지부(Sharp Edge)에 따른 금속 필링(Metal Filling)및 배선간 단략이 일어나는 것이다.In the semiconductor manufacturing method, the contact formation method developed to date is the most problematic in the submicron multilevel interconnection technology by forming the shape of the contact by using isotropic etching and anisotropic etching once each. This is due to the formation of the wiring according to the aspect ratio and the metal filling along the sharp edges in the contact guide and the short circuit between the wirings.
이에 대해 본 발명은 콘택형성시 등방성 식각과 이방성 식각을 병행한 다단계 식각 방법, 예컨데 등방성, 등방성, 이방성, 식각순으로 절연막(Film Layer)을 식각 함으로써 종래의 콘택모양과는 다른 경사가 완만한 콘택을 형성하게 되는데 상기 콘택은 종횡비(Aspect-Ratio)가 크게 개선되어 단차피복성이 좋아지게 되며, 배선단략을 막을 수 있어 제품의 성능 및 신뢰도를 향상시킬 수 있을 뿐 아니라 콘택의 샤프 에지부를 제거함으로써 금속라인(Metal Line)의 필링(Filling)을 더욱 개선시킬 수 있으며, 금속의 비트-라인 확보를 크게할 수 있게 된다.On the other hand, the present invention is a multi-stage etching method in which isotropic etching and anisotropic etching are performed at the time of contact formation, for example, an inclined contact different from the conventional contact shape by etching the film layer in the order of isotropic, isotropic, anisotropic and etching. The contact is greatly improved aspect ratio (Rspect-Ratio) to improve the step coverage, and can prevent the wiring shortage to improve the performance and reliability of the product, as well as by removing the sharp edge portion of the contact Filling of metal lines can be further improved, and bit-line securing of metals can be increased.
Description
제1(a)도 내지 제1(e)도는 종래기술에 따른 콘택형성의 배선을 나타낸 단면도,1 (a) to 1 (e) is a cross-sectional view showing a wiring for forming a contact according to the prior art,
제2(a)도 내지 제2(f)도는 본 발명의 제1실시예에 따른 콘택형성의 배선을 나타낸 단면도2 (a) to 2 (f) are cross-sectional views showing the wiring of contact formation according to the first embodiment of the present invention.
제3(a)도 내지 제3(g)도는 본 발명의 제2실시예에 따른 콘택형성의 배선을 나타낸 단면도.3 (a) to 3 (g) are cross-sectional views showing the wiring for forming a contact according to the second embodiment of the present invention.
제4(a)도 내지 제4(e)도는 본 발명의 제3실시예에 따른 콘택형성의 배선을 나타낸 단면도4 (a) to 4 (e) are cross-sectional views showing wirings for forming a contact according to a third embodiment of the present invention.
제5도는 본 발명의 제4실시예에 따른 콘택형성의 배선을 나타낸 단면도5 is a cross-sectional view showing a wire for contact formation according to a fourth embodiment of the present invention.
본 발명은 반도체 제조공정에 관한 것으로 특히 콘택과 배선에 적용되어 인터커넥션 콘택(Interconnection contact), 다이렉트 콘택(Direct contact), 비어 홀(Via hole)등에 사용될 수 있는 콘택의 모양 개선에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing processes, and more particularly, to improving the shape of contacts that can be applied to contacts and interconnects, which can be used for interconnect contacts, direct contacts, via holes, and the like.
종래 DRAM의 콘택 형성방법은 단차 피복성(step coverage) 확보를 위해 왯(Wet)과 드라이(Dry), 에치(Etch)방식에 의한 콘택(contact)형성방법이 현재까지 널리 사용되어 왔으며 16M DRAM급 이상에서는 왯, 드라이, 왯 에치방식, 드라이, 왯, 드라이 에치방식 및 테이퍼 방식 알려져 있다. wet, dry etch방식 및 taper 방식 등이 알려져 있다.In the conventional DRAM contact forming method, contact forming method using wet, dry, and etch has been widely used to secure step coverage. In the above, the wet, dry, wet etch method, dry, wet, dry etch method, and taper method are known. Wet, dry etch and taper methods are known.
반도체 공정이 진행되어 여러가지 층과 패턴이 형성됨에 따라 실리콘 기판상에는 자연히 스탭(step)이 생기게 되며, 복잡한 회로의 고집적 반도체가 될수록 더 많은 공정스텝이 필요해서 층도 많고 굴곡도 심해진다. 이런 경우 포토마스킹에 문제가 생기는데 노광하는 빛이 마스크패턴 주위로 확산되어 웨이퍼 표면의 패턴크기를 바꾸게되고 깊은곳에 있는 패턴의 경우에는 접촉창의 폭이 더욱 작고 깊어지므로 콘택의 종횡비(aspect-ratio)에 따른 단차 피복성 불량 및 메탈 필링(metal filling)부족 현상으로 인한 끊어짐(short)불량이 더욱 커지게 된다.As the semiconductor process proceeds to form various layers and patterns, steps are naturally formed on the silicon substrate. As the semiconductor becomes a highly integrated semiconductor, more process steps are required, resulting in more layers and more bends. In this case, there is a problem in photomasking. The light that is exposed diffuses around the mask pattern to change the pattern size of the wafer surface, and in the case of a deep pattern, the contact window becomes smaller and deeper. Short defects due to poor step coverage and lack of metal filling are further increased.
이를 종래의 콘택형상을 나타내는 제1도에 따라 설명하면 다음과 같다.This will be described with reference to FIG. 1 showing a conventional contact shape as follows.
DRAM 콘택형성은 일반적으로 등방성(isotropy)식각과 이방성(anisotropy)식각 방식에 의해 콘택이 형성된다.DRAM contact formation is generally made by isotropy etching and anisotropy etching.
제1도에 도시된 바와 같이 종래 콘택을 만드는 방법은 절연막(Isolation film)(2)위에 감광막을 도포하여 소정의 감광막 패턴(1)을 형성한 다음, 등방성 방식의 식각(Etch)을 실시하여 콘택의 탑(top)부위에 경사(slope)를 만든뒤, 제1(c)도에서 도시된 바와 같이 이방성 방식의 식각을 진행하여 제1(d)도의 최종적인 접촉창을 형성한다.As shown in FIG. 1, in the conventional method of making a contact, a photoresist film is coated on an insulation film 2 to form a predetermined photoresist pattern 1, followed by isotropic etching. After a slope is formed at the top of the substrate, anisotropic etching is performed as shown in FIG. 1 (c) to form a final contact window of FIG. 1 (d).
그후 상기 접촉창에 도전성 물질(conductive Material) 예컨데, 알루미늄(Al), 폴리 실리콘(poly-Si), 등을 도포(Deposition)하여 콘택간 배선을 한다.Thereafter, a conductive material such as aluminum (Al), polysilicon (poly-Si), or the like is deposited on the contact window to form contact-to-contact wiring.
상기 방법의 경우 도전성 물질에 따라 콘택 사이드 웰(side wall)의 단차피복성(step Coverage를 의미하는 것으로 제1(e)도에서 e/d의 비율을 나타낸다)이 나빠지게 되는데, 이는 크게 두가지의 경우로 구분하여 설명할 수 있다. 즉 콘택의 종횡비(Aspect-ratio: 제1(c)도에서 b/c의 비율)가 높아질수록 단차 피복성이 나빠지는 경우와 콘택의 탑CD(Top CD)(제1(c)도의 a부분)가 콘택의 보텀CD(Bottom CD)(제1(c)도의 c 부분)와 거의 같을 때 단자 피복성이 나빠지는 경우를 들 수 있다. 여기서 통상적으로 b/c의 값은 0.9이며 이때 CD란 콘택거리(Contact distance:이하 CD라 한다)를 의미한다.In the case of the above method, the step coverage of the contact side wells (the ratio of e / d in FIG. 1 (e)) is deteriorated depending on the conductive material. It can be explained separately by case. That is, the higher the aspect ratio of the contact (a ratio of b / c in the first (c) diagram), the worse the step coverage and the top CD of the contact (a part of the first (c) diagram). The case where the terminal cover property worsens when () is almost the same as Bottom CD (part c of FIG. 1 (c)) of a contact is mentioned. In general, the value of b / c is 0.9, where CD means a contact distance (hereinafter referred to as CD).
상기 기술은 종래의 콘택 형성방법인 등방성 식각방식과 이방성 식각방식을 각각 한번씩 사용한 것으로 콘택 형성시 콘택의 종횡비가 증가하게 되고, 보톰CD와 탑CD의 차이가 거의 없어 배선에 사용되는 도전체 물질의 특성에 따라 단차 피복성이 저하되며 콘택 안에서의 샤프 에지부(Sharp Edge)에서 메탈 필링(Metal Filling)에 따른 배선단락이 유발되는 문제점을 안고 있었다.The above technique uses an isotropic etching method and anisotropic etching method, which are conventional contact forming methods, once, respectively, and the aspect ratio of the contact is increased when forming the contact, and there is almost no difference between the bottom CD and the top CD. According to the characteristics, there is a problem that the step coverage decreases and a wiring short circuit occurs due to metal filling in the sharp edge portion of the contact.
이에 본 발명은 상기 기술의 단점을 보완하기 위하여 이루어진 것으로, 콘택형성시 콘택의 종횡비를 낮추며, 동시에 탑cd를 크게하여 단차 피복성을 좋게함으로써 콘택간 배선단락을 방지할 수 있으며, 또한 콘택의 샤프 에지부를 제거함으로써 금속라인의 필링(Filling)을 더욱 개선 시킬 수 있으며 금속의 비트-라인 마진(Bit-Line Margin)을 종래 등방성, 이방성 식각 보다 크게 할 수 있는 반도체의 콘택 형성방법을 제공하는데 그 목적이 있다.Accordingly, the present invention has been made to compensate for the shortcomings of the above technique, and it is possible to reduce the aspect ratio of the contact at the time of contact formation, and at the same time, to increase the top cd to improve the step coverage, thereby preventing the contact short circuit between the contacts and the sharpness of the contact The purpose of the present invention is to provide a method for forming a semiconductor contact that can further improve the filling of a metal line by removing the edge portion and can make the bit-line margin of the metal larger than conventional isotropic and anisotropic etching. There is this.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 콘택 형성방법은 등방성 식각과 이방성 식각의 조합으로 이루어진 다단계 식각(에치)방법을 이용한 것으로서 각 실시예의 공정과정에 따라 그 형성방법이 다소 차이는 있으나 각 콘택의 아래에 제시된 네가지 실시예에 따른 각각의 공정방법이 모두 가능하다.The contact forming method of the present invention for achieving the above object is to use a multi-step etching (etch) method consisting of a combination of isotropic and anisotropic etching, the formation method is slightly different depending on the process of each embodiment Each process method according to the four embodiments presented below of the contacts is all possible.
먼저 본 발명의 제1특징에 따른 반도체 장치의 콘택 형성방법은 절연막위에 감광막을 도포한 후 소정의 감광막 패턴을 형성하는 제1단계; 상기 감광막 패턴을 마스크로 하여 상기 절연막의 상부로 부터 소정 깊이로 이방성 식각을 실시하여 콘택홀을 형성하는 제2단계; 상기 이방성 식각 공정후 상기 콘택홀의 입구가 하부보다 크도록 소정깊이로 등방성 식각을 실시하는 제3단계; 상기 공정후 상기 감광막 패턴을 마스크로 하여 다시 이방성 식각을 실시하는 제4단계; 상기 제1단계에서 형성된 소정의 감광막 패턴을 제거한후, 최종적인 형성된 콘택홀에 도전성 물질을 도포하는 제5단계로 구성됨을 특징으로 한다.First, a method for forming a contact of a semiconductor device according to a first aspect of the present invention comprises: a first step of forming a predetermined photoresist pattern after applying a photoresist on an insulating film; A second step of forming a contact hole by performing anisotropic etching to a predetermined depth from an upper portion of the insulating layer by using the photoresist pattern as a mask; A third step of performing isotropic etching to a predetermined depth such that an inlet of the contact hole is larger than a lower part after the anisotropic etching process; A fourth step of performing anisotropic etching again after the process using the photoresist pattern as a mask; After removing the predetermined photoresist pattern formed in the first step, characterized in that the fifth step of applying a conductive material to the finally formed contact hole.
다음으로 본 발명의 제2특징에 따른 반도체 장치의 콘택 형성방법은 절연막 위에 감광막을 도포한후 소정의 감광막 패턴을 형성하는 제1단계; 상기 감광막 패턴을 마스크로하여 상기 절연막에 등방성 방식의 식각을 실시하여 상기 절연막의 탑부위에 소정의 경사를 갖는 콘택홀을 형성하는 제2단계; 상기 공정후 다시 상기 감광막 패턴을 마스크로하여 절연막 하부의 콘택부까지 이방성 식각을 행하는 제3단계; 제1단계에서 형성된 감광막 패턴의 일부를 제거하여 상기 감광막의 콘택간 거리를 크게 형성하는 제4단계; 다음으로 콘택홀의 모서리 부위를 추가로 이방성 식각하는 제5단계; 상기 제1단계에서 형성된 소정의 감광막 패턴을 제거한 후, 형성된 콘택홀에 도전성 물질을 도포하는 제6단계로 구성됨을 특징으로 한다.Next, a method for forming a contact of a semiconductor device according to a second aspect of the present invention comprises: a first step of forming a predetermined photoresist pattern after applying a photoresist on an insulating film; A second step of isotropically etching the insulating film using the photoresist pattern as a mask to form a contact hole having a predetermined slope in the top portion of the insulating film; A third step of performing anisotropic etching to the contact portion under the insulating film by using the photoresist pattern as a mask after the process; A fourth step of forming a large distance between the contacts of the photoresist layer by removing a portion of the photoresist pattern formed in the first step; A fifth step of further anisotropically etching the corner portion of the contact hole; After removing the predetermined photosensitive film pattern formed in the first step, characterized in that the sixth step of applying a conductive material to the formed contact hole.
계속해서 본 발명의 제3특징에 따른 반도체 장치의 콘택 형성방법은 절연막 위에 감광막으로 소정의 감광막 패턴을 형성한뒤, 상기 절연막 상에 습식식각에 의한 등방성 식각을 실시하여 제1크기의 제1콘택홀을 형성하는 제1단계; 그후, 상기 콘택홀내에 케미칼 건식식각을 이용한 등방성 식각을 실시하여 상기 제1크기의 콘택홀 보다 작은 제2콘택을 형성하는 제2단계; 상기 공정후 다시 이방성 식각을 실시하여 제2콘택홀내에 제2콘택홀 보다 작은 제3콘택홀을 형성하는 제3단계; 상기 감광막 패턴을 제거하고 콘택홀에 도전성 물질을 도포하는 제4단계로 구성됨을 특징으로 한다.Subsequently, in the method for forming a contact of a semiconductor device according to the third aspect of the present invention, after forming a predetermined photoresist pattern on the insulating film using a photoresist film, isotropic etching is performed on the insulating film by wet etching to form a first contact of a first size. A first step of forming a hole; Thereafter, a second step of isotropic etching using chemical dry etching in the contact hole to form a second contact smaller than the contact hole of the first size; Performing anisotropic etching again after the process to form a third contact hole smaller than the second contact hole in the second contact hole; And removing the photoresist pattern and applying a conductive material to the contact hole.
본 발명은 상술한 공정에 의해 콘택의 종횡비를 낮출 수 있을 뿐 아니라 탑 CD를 크게할 수 있어 단차 피복성을 개선할 수 있으며, 또한 배선간의 단락을 방지할 수 있게 된다.According to the present invention, not only can the aspect ratio of the contact be lowered, but the top CD can be made larger, so that the step coverage can be improved, and the short circuit between the wirings can be prevented.
이하, 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제2(a)도 내지 제2(f)도는 본 발명의 제1실시예에 따른 콘택 형성방법을 도시한 것이며 제3(a)도 내지 제3(g)도는 본 발명의 제2실시예에 따른 콘택 형성방법을 도시한 것이다. 또한 제4(a)도 내지 제4(e)도는 본 발명의 제3실시예에 따른 콘택 형성방법을 도시한 것이며, 제5도는 본 발명의 제4실시예에 따라 형성된 최종적인 콘택 모양을 나타낸 것이다.2 (a) to 2 (f) show a contact forming method according to the first embodiment of the present invention, and FIGS. 3 (a) to 3 (g) show a second embodiment of the present invention. The contact forming method according to the drawings is illustrated. 4 (a) to 4 (e) show a method for forming a contact according to a third embodiment of the present invention, and FIG. 5 shows a final contact shape formed according to the fourth embodiment of the present invention. will be.
기존의 콘택모양은 등방성 식각, 이방성 식각을 각각 한번씩 사용하여 콘택의 모양을 형성하기 때문에 제1도에 도시된 바와 같이 콘택의 종횡비(B/C)가 0.8보다 크게되어 단자 피복성이 나빠지게되나 본 발명의 제2도 내지 제5도에서 제시된 방법에 의해 형성된 콘택은 종횡비를 낮출 수 있게 되어 단차 피복성을 개선할 수 있게된다.Existing contact shape uses the isotropic etching and the anisotropic etching each one time to form the contact shape. As shown in FIG. 1, the aspect ratio (B / C) of the contact is greater than 0.8, resulting in poor terminal coverage. The contacts formed by the method shown in FIGS. 2 to 5 of the present invention can lower the aspect ratio and improve the step coverage.
제2도 내지 제5도를 참조하여 본 발명에서 제시된 콘택 형성방법을 설명하면 아래와 같다.Referring to Figures 2 to 5 will be described below the contact formation method proposed in the present invention.
본 발명의 1실시예에 따른 콘택 형성방법은 제2(a)도 내지 제2(f)도에 도시된 바와 같이 먼저 절연막(2)위에 감광막을 도포하여 소정의 감광막패턴(1)을 형성한 다음 상기 절연막(2)상부로부터 f만큼의 높이로 이방성식각을 한후에 제2(c)도와 같이 다시 등방성 식각을 한다. 그 다음 제2(d)도와 같이 이방성 식각을 하면, 제1(c)도에 비해 f만큼의 높이가 낮아지게되어 종횡비는가 되며, 이때 종횡비의 값은 0.58이 되어 종래보다 단차 피복성을 향상시킬 수 있게 된다.In the method for forming a contact according to the first embodiment of the present invention, as shown in FIGS. 2A to 2F, a photoresist film is first applied on an insulating film 2 to form a predetermined photoresist pattern 1. Next, anisotropic etching is performed from the upper portion of the insulating film 2 to the height of f, and then isotropic etching is performed again as shown in FIG. Then, when anisotropic etching is performed as shown in FIG. 2 (d), the height of f is lower than that of FIG. In this case, the value of the aspect ratio is 0.58 it is possible to improve the step coverage than conventional.
계속해서 감광막을 식각한 다음, 제2(e)도의 최종적인 계단형콘택 단면도를 형성한다.Subsequently, after the photoresist is etched, a final stepped contact cross section of FIG. 2 (e) is formed.
그후 상기 콘택에 도전성 물질 (Conductive Material)예컨데, 알루미늄(AL), 폴리 실리콘(POLY-SI), 각종 실리사이드등을 도포(Deposition)하여 콘택간 배선을 함으로써 본 발명에 따른 콘택 모양이 형성된다. 이때 상기 방법에 의하여 형성된 콘택은 탑 CD를 크게 할 수 있어 역시 금속 배선시 단차 피복성을 높일 수 있게 된다.Then, the contact shape according to the present invention is formed by applying a conductive material, for example, aluminum (AL), polysilicon (POLY-SI), various silicides, and the like to form contact-to-contact wiring. At this time, the contact formed by the above method can increase the top CD, which can also increase the step coverage of the metal wiring.
한편, 제2실시예에 따른 콘택 형성방법은 제3(a)도 내지 제3(g)도에 도시된 바와 같이 제2도에서 제시된 콘택의 형태와 동일한 모양, 유사한 효과를 나타내는 것으로 먼저 종래 콘택 형성방법과 동일한 방법으로 제3(a)도 내지 제3(c)도를 형성한다. 즉, 우선 감광막을 도포하여 소정의 감광막 패턴(1)을 형성한 다음, 등방성 방식의 식각을 하여, 콘택홀의 탑부위에 경사(SLOPE)를 만든뒤 제3(c)도에서 보는 바와 같이 이방성 방식의 식각을 진행하여 제3(c)도의 콘택홀을 형성한다.On the other hand, the contact forming method according to the second embodiment has the same shape and similar effects as those of the contact shown in FIG. 2 as shown in FIGS. 3 (a) to 3 (g). Third (a) to third (c) are formed in the same manner as the forming method. That is, first, a photoresist film is applied to form a predetermined photoresist pattern 1, and then isotropically etched to form a slope in the top portion of the contact hole, and as shown in FIG. Etching is performed to form the contact hole of FIG.
그후, 제3(d)도에 도시된 바와 같이 감광막 패턴의 일부(1')를 식각하여 상기 감광막 패턴의 CD를 크게 한 후 제3(e)도 에서 제시된 콘택의 모서리 부분 즉, G에 해당하는 부분 만큼을 추가로 식각한다. 이때의 종횡비는 B-G/C가 되어 역시 단차 피복성을 향상시킬 수 있게 된다. 여기서 상기 종횡비의 값은 0.65이다. 또한 제2도 및 제3도의 장점으로써 탑CD를 크게할 수 있으므로 알루미늄 등과 같은 도전성 물질로 금속 배선을 실시할 때 단차 피복성을 높힐 수 있게 되며 따라서 배선단락등의 불량율을 낮출 수 있게 된다.Then, as shown in FIG. 3 (d), the portion 1 'of the photoresist pattern is etched to increase the CD of the photoresist pattern, and then corresponds to the edge portion of the contact shown in FIG. Etch as much as it does. At this time, the aspect ratio becomes B-G / C, so that the step coverage can be improved. Wherein the value of the aspect ratio is 0.65. In addition, since the top CD can be enlarged as an advantage of FIGS. 2 and 3, it is possible to increase the step coverage when conducting metal wiring with a conductive material such as aluminum, thereby lowering the defective rate of the wiring short.
본 발명의 제3실시예에 따른 콘택 형성방법은 절연막(2)을 BPSG막(4)으로 형성한 경우로 제4(a)도 내지 제4(e)에 도시된 바와 같이 상기 BPSG(4)막위에 감광막을 도포하여 소정의 감광막 패턴(1) 형성한뒤 2000Å두께에 해당하는 만큼을 습식식각에 이한 등방성 식각하면 제4(a)도와 같은 형태를 갖추게 되며, 그후 상기 제4(a)도가 형성된 상태에서 다시 2000Å두께에 해당하는 만큼을 케미칼 건식식각에 의한 등방성 식각하면 제4(b)도와 같은 형태로 만들어진다. 상기 공정후 연이어 건식식각에 의한 이방성 식각을 하면 제4(c)도와 같은 콘택홀을 형성하게 된다. 그후 상기 콘택홀의 상부에 있는 감광막을 식각 한 뒤, 상기 콘택에 도전성 물질을 도포하여 콘택간 배선을 하는 공정을 거치게 된다.In the contact forming method according to the third embodiment of the present invention, when the insulating film 2 is formed of the BPSG film 4, the BPSG 4 is formed as shown in FIGS. 4A to 4E. After forming a predetermined photoresist pattern (1) by applying a photoresist film on the film, if the isotropic etching of the thickness corresponding to 2000 kPa is followed by wet etching, it has a shape as shown in FIG. 4 (a), and then the fourth (a) degree In the formed state, when the isotropic etching by the chemical dry etching is performed in the form of 4 (b) as much as 2000 mm thick. Subsequent to the subsequent anisotropic etching by dry etching after the process to form a contact hole as shown in the fourth (c). Thereafter, the photoresist film on the upper portion of the contact hole is etched, and then a conductive material is applied to the contact to perform contact wiring.
제5도에 도시된 본 발명의 제4실시예에 따른 콘택 형성방법은 콘택 바운더리(BOUNDARY)를 크게하기 위한 것으로, 절연막을 단일막으로 형성한뒤 식각하는 종전의 공정과는 달리 상기 절연막을 서로 다른 물질, 예컨데 맨하부에 열산화막(6)을, 상기 열산화막(6) 위에 PSG막(5)을 상기 PSG(5)위에 BPSG(4)막을 도포하여 형성한 후, 그 위에 감광막으로 소정의 감광막 패턴(1)을 형성한다. 그후 제4도에서 제시한 공정과 동일한 방법으로 먼저 BPSG막(4)을 등방성 식각한 후 다시 PSG막(5)을 등방성 식각하고 상기 공정후 열산화막(6)을 이방성 식각하여 최종적인 멀티 계단형 콘택홀을 형성하게 된다. 이때 상기 콘택 단면도에 열처리를 하면, 콘택 바운더리가 다른 실시예와 동일한 완만한 계단형의 콘택홀을 형성할 수 있게된다. 그후 상기 콘택홀의 상부에 있는 감광막을 식각한 뒤, 상기 콘택에 도전성 물질을 도포하여 콘택간 배선을 함으로서 본 발명에 따른 콘택모양이 형성된다.The contact forming method according to the fourth embodiment of the present invention shown in FIG. 5 is to increase the contact boundary, and unlike the conventional process of forming an insulating film as a single film and then etching the insulating film, Another material, for example, a thermal oxide film 6 is formed on the bottom, a PSG film 5 is formed on the thermal oxide film 6, and a BPSG 4 film is formed on the PSG 5, and then a predetermined photoresist film is formed thereon. The photosensitive film pattern 1 is formed. After that, first isotropically etch the BPSG film 4 and then isotropically etch the PSG film 5 and then anisotropically etch the thermal oxide film 6 after the step by using the same method as the process shown in FIG. The contact hole is formed. In this case, when the heat treatment is performed on the contact cross-section, the contact boundary can form the same gentle stepped contact hole as in the other embodiments. Thereafter, the photoresist film on the upper portion of the contact hole is etched, and then a contact shape according to the present invention is formed by applying a conductive material to the contact to make contact wiring.
이와같이 형성된 콘택은 종횡비가 개선되며 샤프 에지부(Sharp Edge)를 제거하게 되어 금속 라인의 필링 증대 및 단차 피복성을 개선할 수 있게 된다.The contact formed as described above may improve aspect ratio and remove sharp edges, thereby improving filling of metal lines and improving step coverage.
상술한 바와 같이 본 발명에 의하면, 등방성과 이방성을 병행한 다단계 식각 방법으로 게단형 콘택을 형성함으로써 배선간 접촉을 위한 콘택형상의 종횡비 개선을 용이하게 하여 배선간의 단락을 제거하며, 제품의 특성 및 신뢰성을 향상시키고, 제품수율을 높힐 수 있을 뿐 아니라, 기존 기술에서 발생되는 샤프 에지부를 제거하여 메탈 필링 및 단차 피복성을 개선하고 등방성 식각 및 이방성 식각 만으로 형성된 콘택 보다 금속의 비트-라인 마진을 크게할 수 있게 된다.As described above, according to the present invention, by forming a contact type by a multi-step etching method in which isotropy and anisotropy are performed, it is easy to improve the aspect ratio of the contact shape for contact between wires, thereby eliminating short circuits between wires, It not only improves reliability, increases product yield, but also improves metal peeling and step coverage by eliminating sharp edges generated in the existing technology, and significantly improves bit-line margin of metals than contacts formed by isotropic and anisotropic etching alone. You can do it.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920011365A KR100242434B1 (en) | 1992-06-27 | 1992-06-27 | Method for forming contact of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920011365A KR100242434B1 (en) | 1992-06-27 | 1992-06-27 | Method for forming contact of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR940001286A KR940001286A (en) | 1994-01-11 |
| KR100242434B1 true KR100242434B1 (en) | 2000-03-02 |
Family
ID=19335431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920011365A KR100242434B1 (en) | 1992-06-27 | 1992-06-27 | Method for forming contact of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100242434B1 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100507863B1 (en) * | 1998-06-30 | 2005-11-16 | 주식회사 하이닉스반도체 | Method for forming contact hole in semiconductor device |
| KR100750950B1 (en) | 2006-07-18 | 2007-08-22 | 삼성전자주식회사 | Wiring structure in a semiconductor device and method of forming the same, non-volatile memory device and method of manufacturing the same |
| KR100962032B1 (en) | 2007-12-11 | 2010-06-08 | 지에스나노텍 주식회사 | Thin film battery having enhanced surface area of electrode and enhanced contact area between electrode and electrolyte and method for producing the same |
| US11837615B2 (en) | 2020-09-11 | 2023-12-05 | Samsung Electronics Co., Ltd. | Image sensor with increased gate pattern width |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100974798B1 (en) * | 2003-10-13 | 2010-08-06 | 매그나칩 반도체 유한회사 | Method of manufacturing analog semiconductor device |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6484722A (en) * | 1987-09-28 | 1989-03-30 | Nec Corp | Manufacture of semiconductor device |
| JPH022125A (en) * | 1988-06-14 | 1990-01-08 | Nec Yamagata Ltd | Formation of through hole of semiconductor device |
| KR910010623A (en) * | 1989-11-18 | 1991-06-29 | 문정환 | Contact etching method using characteristics of dry etching and wet etching |
| JPH03259529A (en) * | 1990-03-08 | 1991-11-19 | Mitsubishi Electric Corp | Forming method of through-hole |
| JPH0428229A (en) * | 1990-05-23 | 1992-01-30 | Mitsubishi Electric Corp | Formation of contact hole and etching device |
-
1992
- 1992-06-27 KR KR1019920011365A patent/KR100242434B1/en not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6484722A (en) * | 1987-09-28 | 1989-03-30 | Nec Corp | Manufacture of semiconductor device |
| JPH022125A (en) * | 1988-06-14 | 1990-01-08 | Nec Yamagata Ltd | Formation of through hole of semiconductor device |
| KR910010623A (en) * | 1989-11-18 | 1991-06-29 | 문정환 | Contact etching method using characteristics of dry etching and wet etching |
| JPH03259529A (en) * | 1990-03-08 | 1991-11-19 | Mitsubishi Electric Corp | Forming method of through-hole |
| JPH0428229A (en) * | 1990-05-23 | 1992-01-30 | Mitsubishi Electric Corp | Formation of contact hole and etching device |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100507863B1 (en) * | 1998-06-30 | 2005-11-16 | 주식회사 하이닉스반도체 | Method for forming contact hole in semiconductor device |
| KR100750950B1 (en) | 2006-07-18 | 2007-08-22 | 삼성전자주식회사 | Wiring structure in a semiconductor device and method of forming the same, non-volatile memory device and method of manufacturing the same |
| US7745325B2 (en) | 2006-07-18 | 2010-06-29 | Samsung Electronics Co., Ltd. | Wiring structure of a semiconductor device, method of forming the wiring structure, non-volatile memory device including the wiring structure, and method of manufacturing the non-volatile memory device |
| KR100962032B1 (en) | 2007-12-11 | 2010-06-08 | 지에스나노텍 주식회사 | Thin film battery having enhanced surface area of electrode and enhanced contact area between electrode and electrolyte and method for producing the same |
| US11837615B2 (en) | 2020-09-11 | 2023-12-05 | Samsung Electronics Co., Ltd. | Image sensor with increased gate pattern width |
Also Published As
| Publication number | Publication date |
|---|---|
| KR940001286A (en) | 1994-01-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4663832A (en) | Method for improving the planarity and passivation in a semiconductor isolation trench arrangement | |
| EP0523856A2 (en) | Method of via formation for multilevel interconnect integrated circuits | |
| US5284799A (en) | Method of making a metal plug | |
| KR100215847B1 (en) | Metal interconnector of semiconductor device and process for forming the same | |
| US6008114A (en) | Method of forming dual damascene structure | |
| US6051880A (en) | Base layer structure covering a hole of decreasing diameter in an insulation layer in a semiconductor device | |
| US4392298A (en) | Integrated circuit device connection process | |
| JPS59208859A (en) | Semiconductor wafer and method of producing same | |
| US5294296A (en) | Method for manufacturing a contact hole of a semiconductor device | |
| EP0426305A1 (en) | Method for etching windows having different depths | |
| JP2613018B2 (en) | Method for forming contact hole in semiconductor device | |
| US6071812A (en) | Method of forming a modified metal contact opening to decrease its aspect ratio for deep sub-micron processes | |
| US5354713A (en) | Contact manufacturing method of a multi-layered metal line structure | |
| KR100242434B1 (en) | Method for forming contact of semiconductor device | |
| US5966632A (en) | Method of forming borderless metal to contact structure | |
| JP2618460B2 (en) | Method of forming electrical connection body | |
| US6133628A (en) | Metal layer interconnects with improved performance characteristics | |
| JP2519217B2 (en) | Method of forming an interconnection conductor | |
| US5763324A (en) | Method of manufacturing a semiconductor device with improved uniformity of buried conductor in contact holes | |
| US5399532A (en) | Integrated circuit window etch and planarization | |
| KR970007820B1 (en) | Forming method of contact hole in the semiconductor device | |
| KR100338115B1 (en) | Method for forming metal film in semiconductor device | |
| US6284645B1 (en) | Controlling improvement of critical dimension of dual damasceue process using spin-on-glass process | |
| JP3033839B2 (en) | Method for forming contact hole in semiconductor device | |
| KR20030002942A (en) | Method for forming metal interconnection in semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20071101 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |