KR100240769B1

KR100240769B1 - Synchronizing circuit of two video signal

Info

Publication number: KR100240769B1
Application number: KR1019970067762A
Authority: KR
Inventors: 최승조
Original assignee: 이형도; 삼성전기주식회사
Priority date: 1997-12-11
Filing date: 1997-12-11
Publication date: 2000-01-15
Also published as: KR19990048935A

Abstract

본 발명은 2개의 채널 각각에 해당하는 두 개의 영상신호중 메인 영상신호에 서브영상신호를 동기화시키는 동기화회로를 간략하게 구현시킴으로써, ASIC으로 원칩화하는데 유리한 두 개의 영상신호 동기화회로에 관한 것이다.The present invention relates to two video signal synchronization circuits that are advantageous for one-chip ASIC by simply implementing a synchronization circuit for synchronizing a sub video signal to a main video signal of two video signals corresponding to each of two channels.

본 발명에 의하면, 서브 비디오신호인 제1비디오신호를 메인비디오신호인 제2비디오신호에 동기시켜 출력하는 회로를 소용량의 라인메모리를 사용함과 동시에 데이타리드시에 동기화를 수행하도록 함으로서, 동기화회로를 간략화시켜 ASIC으로 원칩화하는데 잇점을 제공할 수 있는 것이다.According to the present invention, a circuit for synchronizing and outputting a first video signal, which is a sub video signal, to a second video signal, which is a main video signal, uses a small line memory and performs synchronization at the time of data read. Simplification can provide an advantage in one-chip ASICs.

Description

Two video signal synchronization circuits

본 발명은 두 개의 영상신호 동기화회로에 관한 것으로, 특히 2개의 채널 각각에 해당하는 두 개의 영상신호중 메인 영상신호에 서브영상신호를 동기화시키는 동기화회로를 간략하게 구현시킴으로써, ASIC으로 원칩화하는데 유리한 두 개의 영상신호 동기화회로에 관한 것이다.The present invention relates to two video signal synchronizing circuits. In particular, by simply implementing a synchronizing circuit for synchronizing a sub video signal to a main video signal of two video signals corresponding to each of two channels, It relates to a video signal synchronization circuit.

일반적으로, 셋탑박스(STB), 텔레비젼(TV)등에서 영상오버레이, PIP 및 POP등을 수행하기 위해서는 2개의 채널 각각의 두 영상신호를 상호 동기화시켜야함이 요구된다.In general, in order to perform video overlay, PIP, POP, etc. in a set top box (STB), a television (TV), it is required to synchronize two video signals of each of two channels.

도 1은 종래 두 개의 영상신호 동기화회로도로서, 도 1을 참조하면, 종래 두 개의 영상신호 동기화회로는 입력되는 비디오신호(Vin1,Vin2)를 각각 A/D변환하는 A/D변환부(1,2)와, 상기 A/D변환부(1,2)로부터의 디지탈데이타를 각각 저장하는 프레임메모리(3,4)와, 상기 프레임메모리(3,4)의 프레임데이타를 동기화시켜 출력하는 제어부(5)와, 상기 제어부(5)로부터의 데이타를 아날로그신호로 변환하는 D/A변환부(6)로 구성되어 있다.FIG. 1 is a diagram of two conventional video signal synchronization circuits. Referring to FIG. 1, two conventional video signal synchronization circuits include an A / D converter 1 and an A / D converter for converting input video signals Vin1 and Vin2, respectively. 2), a frame memory (3, 4) for storing the digital data from the A / D conversion unit (1, 2), and a control unit for synchronizing and outputting the frame data of the frame memory (3, 4) ( 5) and a D / A converter 6 for converting data from the controller 5 into an analog signal.

이와같은, 종래 두 개의 영상신호 동기화회로는 프레임단위로 처리되므로 대용량의 프레임메모리가 필요하다는 문제점과, 또한 프레임메모리 후단의 제어부에서 두 영상신호의 동기화를 수행하므로, 동기화를 위한 별도의 동기화회로가 추가되는 관계로, 제어부의 회로구성이 복잡해지는 문제점이 있었던 것이다.Since the two video signal synchronization circuits are processed in units of frames, a large frame memory is required, and a separate synchronization circuit for synchronization is performed since the control unit at the rear of the frame memory performs synchronization of the two video signals. In addition, there was a problem in that the circuit configuration of the controller is complicated.

본 발명은 상기한 문제점을 해결하기 위해 안출한 것으로, 따라서, 본 발명의 목적은 2개의 채널 각각에 해당하는 두 개의 영상신호중 메인 영상신호에 서브영상신호를 동기화시키는 동기화회로를 간략하게 구현시킴으로써, ASIC으로 원칩화하는데 유리한 두 개의 영상신호 동기화회로를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems. Accordingly, an object of the present invention is to simply implement a synchronization circuit for synchronizing a sub video signal to a main video signal of two video signals corresponding to each of two channels. It is to provide two video signal synchronization circuits that are advantageous for one-chip ASIC.

도 1은 종래 두 개의 영상신호 동기화회로도이다.1 is a conventional two video signal synchronization circuit diagram.

도 2는 본 발명에 따른 두 개의 영상신호 동기화회로도이다.2 is a diagram illustrating two video signal synchronization circuits according to the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

21, 22 : 제1,제2증폭부 23,24 : 제1,제2 수평동기분리부21, 22: 1st, 2nd amplification part 23, 24: 1st, 2nd horizontal synchronous separation part

25 : A/D변환부 26 : 타이밍로직25: A / D converter 26: Timing logic

27 : 라인메모리 28 : D/A변환부27: line memory 28: D / A converter

29 : 제3증폭부29: third amplifier

상기한 본 발명의 목적을 달성하기 위한 기술적인 수단으로써, 본 발명의 회로는 제1비디오신호를 디지탈데이타로 변환하는 A/D변환부; 상기 제1비디오신호에서 수평동기신호를 분리시켜 수평동기신호를 제공하는 제1 수평동기분리부; 제2비디오신호에서 수평동기신호를 분리시켜 수평동기신호를 제공하는 제2 수평동기분리부; 상기 제1 수평동기분리부로부터의 수평동기신호에 기초한 라이트리세트신호를 제공하고, 상기 제2 수평동기분리부로부터의 수평동기신호에 기초한 리드리세트신호를 제공하는 타이밍로직; 상기 타이밍로직으로부터의 라이트리세트신호에 따라 상기 A/D변환부로부터의 1수평라인에 해당하는 디지탈데이타를 저장하고, 상기 타이밍로직으로부터의 리드리세트신호에 따라 저장된 디지탈데이타를 출력하는 라인메모리; 상기 라인메모리로부터의 디지탈데이타를 아날로그신호로 변환하는 D/A변환부; 를 구비함을 특징으로 한다.As a technical means for achieving the above object of the present invention, the circuit of the present invention includes an A / D conversion unit for converting the first video signal to digital data; A first horizontal synchronous separator for separating a horizontal synchronous signal from the first video signal to provide a horizontal synchronous signal; A second horizontal synchronous separator for separating a horizontal synchronous signal from the second video signal to provide a horizontal synchronous signal; A timing logic for providing a write reset signal based on the horizontal sync signal from the first horizontal sync separator and providing a read reset signal based on the horizontal sync signal from the second horizontal sync separator; A line memory for storing digital data corresponding to one horizontal line from the A / D converter according to the write reset signal from the timing logic and outputting the stored digital data according to the read reset signal from the timing logic. ; A D / A converter converting the digital data from the line memory into an analog signal; Characterized in having a.

이하, 본 발명에 따른 두 개의 영상신호 동기화회로에 대해서 첨부한 도면을 참조하여 상세하게 설명한다.Hereinafter, two video signal synchronization circuits according to the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 두 개의 영상신호 동기화회로도로서, 도 2를 참조하면, 본 발명에 따른 두 개의 영상신호 동기화회로는 제1비디오신호(Vin1)를 디지탈데이타로 변환하는 A/D변환부(25)와, 상기 제1비디오신호(Vin1)에서 수평동기신호를 분리시켜 수평동기신호(HSYN1)를 제공하는 제1 수평동기분리부(23)와, 제2비디오신호(Vin2)에서 수평동기신호를 분리시켜 수평동기신호(HSYN2)를 제공하는 제2 수평동기분리부(24)와, 상기 제1 수평동기분리부(23)로부터의 수평동기신호(HSYN1)에 기초한 라이트리세트신호(

)를 제공하고, 상기 제2 수평동기분리부(24)로부터의 수평동기신호(HSYN2)에 기초한 리드리세트신호(

)를 제공하는 타이밍로직(26)과, 상기 타이밍로직(26)으로부터의 라이트리세트신호(

)에 따라 상기 A/D변환부(25)로부터의 1수평라인에 해당하는 디지탈데이타를 저장하고, 상기 타이밍로직(26)으로부터의 리드리세트신호(

)에 따라 저장된 디지탈데이타를 출력하는 라인메모리(27)와, 상기 라인메모리(27)로부터의 디지탈데이타를 아날로그신호로 변환하는 D/A변환부(28)로 구성한다.FIG. 2 is a diagram illustrating two video signal synchronization circuits according to the present invention. Referring to FIG. 2, two video signal synchronization circuits according to the present invention convert an A / D converter to convert the first video signal Vin1 into digital data. A first horizontal synchronous separator 23 for separating a horizontal synchronous signal from the first video signal Vin1 to provide a horizontal synchronous signal HSYN1, and a horizontal synchronous signal from the second video signal Vin2. The second horizontal synchronous separator 24 for separating the signal to provide the horizontal synchronous signal HSYN2, and the write reset signal based on the horizontal synchronous signal HSYN1 from the first horizontal synchronous separator 23;

And a read reset signal based on the horizontal synchronizing signal HSYN2 from the second horizontal synchronizing separation unit 24.

And a write reset signal from the timing logic 26.

Digital data corresponding to one horizontal line from the A / D converter 25 is stored, and a read reset signal from the timing logic 26 is stored.

A line memory 27 for outputting the stored digital data, and a D / A converter 28 for converting the digital data from the line memory 27 into an analog signal.

또한, 상기 제1,제2 수평동기분리부(23,24)전단에서 입력되는 비디오신호(Vin1,Vin2)를 각각 증폭하는 제1,제2 증폭부(21,22)와, 상기 D/A변환부(28)로부터의 신호를 증폭하는 제3증폭부(29)를 를 더 구성한다.In addition, the first and second amplifiers 21 and 22 for amplifying the video signals Vin1 and Vin2 input from the first and second horizontal synchronous separators 23 and 24, respectively, and the D / A. A third amplifier 29 for amplifying the signal from the converter 28 is further configured.

이와같이 구성된 본 발명의 회로에 따른 동작을 첨부도면에 의거하여 하기에 상세히 설명한다.Operation according to the circuit of the present invention configured as described above will be described in detail below based on the accompanying drawings.

도 2를 참조하여 본 발명에 따른 두 개의 영상신호 동기화회로에 대해서 설명하면, 먼저, 입력되는 제1 비디오신호(Vin1)를 제1증폭부(21)에서 증폭하고, 이 증폭된 신호는 A/D변환부(25)에서 디지탈데이타로 변환되어 라인메모리(27)로 출력되며, 또한 상기 증폭된 신호는 제1 수평동기분리부(23)에서 수평동기신호(HSYN1)를 분리시킨후 이를 타이밍로직(26)으로 제공한다.Referring to FIG. 2, two video signal synchronization circuits according to the present invention will be described. First, an input first video signal Vin1 is amplified by the first amplifier 21, and the amplified signal is A / A. The D-converter 25 converts the digital data into the digital data and outputs it to the line memory 27. The amplified signal is separated from the horizontal synchronizing signal HSYN1 by the first horizontal synchronizing separator 23, and then the timing logic is performed. Provided by 26.

한편, 입력되는 제2 비디오신호(Vin2)는 제2 수평동기분리부(24)에 입력되어 상기 제2 비디오신호(Vin2)에 포함된 수평동기신호(HSYN2)를 분리시켜 이를 상기 타이밍로직(26)으로 제공한다.Meanwhile, the input second video signal Vin2 is input to the second horizontal synchronous separator 24 to separate the horizontal synchronous signal HSYN2 included in the second video signal Vin2, and thus the timing logic 26 is separated. )

상기 타이밍로직(26)은 비디오신호의 색부반송주파수(fsc)에 대한 4배주파수(4fsc)를 클럭신호로 하고, 상기 제1 수평동기분리부(23)로부터의 제1 수평동기신호(HSYN1)에 따라 라이트리세트신호(

)를 라인메모리(27)로 제공하고, 또한 상기 제2 수평동기분리부(24)로부터의 제2 수평동기신호(HSYN2)에 따라 리드리세트신호(

)를 상기 라인메모리(27)로 제공한다.The timing logic 26 sets a clock signal at a frequency 4fsc that is four times the color carrier frequency fsc of the video signal, and the first horizontal synchronization signal HSYN1 from the first horizontal synchronization separator 23. According to the light reset signal (

) Is supplied to the line memory 27, and also according to the second horizontal synchronous signal HSYN2 from the second horizontal synchronous separation section 24, the read reset signal (

) Is provided to the line memory 27.

상기 라인메모리(27)의 동작은 먼저, 상기 타이밍로직(26)에서 제공되는 라이트리세트신호(

)에 따라 상기 A/D변환부(25)로부터 입력되는 1수평라인에 해당하는 디지탈데이타를 저장하며, 그리고, 상기 타이밍로직(26)으로부터의 리드리세트신호(

)가 입력되면 상기 라인메모리(27)에 저장된 1라인의 디지탈데이타가 D/A변환부(28)로 출력된다.The operation of the line memory 27 is first performed by the write reset signal provided from the timing logic 26.

Digital data corresponding to one horizontal line input from the A / D conversion section 25, and the read reset signal from the timing logic 26

) Is input, digital data of one line stored in the line memory 27 is output to the D / A converter 28.

이때, 상기 라인메모리(27)에 저장되는 데이타는 제1 비디오신호(Vin1)의 수평동기신호에 의해 동기되지만, 상기 라인메모리(27)에서 출력될때는 제2비디오신호(Vin2)의 수평동기신호에 의해 동기되므로, 결국 상기 제1비디오신호(Vin1)는 제2비디오신호(Vin2)에 동기되어 출력되는 것이다.At this time, the data stored in the line memory 27 is synchronized by the horizontal synchronizing signal of the first video signal Vin1, but when outputted from the line memory 27, the horizontal synchronizing signal of the second video signal Vin2. As a result, the first video signal Vin1 is output in synchronization with the second video signal Vin2.

상기 D/A변환부(28)는 상기 라인메모리(27)로부터의 디지탈데이타를 아날로그신호로 변환하여 제3증폭부(29)로 출력하는데, 상기 제3증폭부(29)에서는 상기 아날로그신호를 증폭하여 출력한다.The D / A converter 28 converts the digital data from the line memory 27 into an analog signal and outputs the analog signal to the third amplifier 29. The third amplifier 29 converts the analog signal. Amplify and output.

상기한 본 발명에 의하면, 서브 비디오신호인 제1비디오신호를 메인비디오신호인 제2비디오신호에 동기시켜 출력하는 회로를 소용량의 라인메모리를 사용함과 동시에 데이타리드시에 동기화를 수행하도록 함으로서, 동기화회로를 간략화시켜 ASIC으로 원칩화하는데 잇점을 제공할 수 있는 것이다.According to the present invention, a circuit for synchronizing and outputting a first video signal, which is a sub video signal, to a second video signal, which is a main video signal, is synchronized by using a small capacity line memory and simultaneously performing data reads. The circuit can be simplified to provide the advantage of one-chip ASICs.

상술한 바와같은 본 발명에 따르면, 2개의 채널 각각에 해당하는 두 개의 영상신호중 메인 영상신호에 서브영상신호를 동기화시키는 동기화회로를 간략하게 구현시킴으로써, ASIC으로 원칩화하는데 유리한 효과가 있는 것이다.According to the present invention as described above, by simply implementing a synchronization circuit for synchronizing the sub video signal to the main video signal of the two video signals corresponding to each of the two channels, there is an advantageous effect in the one-chip ASIC.

이상의 설명은 본 발명의 일실시예에 대한 설명에 불과하며, 본 발명은 그 구성의 범위내에서 다양한 변경 및 개조가 가능한다.The above description is only a description of one embodiment of the present invention, the present invention is capable of various changes and modifications within the scope of the configuration.

Claims

An A / D converter 25 for converting the first video signal Vin1 into digital data;

A first horizontal synchronous separator 23 for separating a horizontal synchronous signal from the first video signal Vin1 to provide a horizontal synchronous signal HSYN1;

A second horizontal synchronous separator 24 which separates the horizontal synchronous signal from the second video signal Vin2 and provides a horizontal synchronous signal HSYN2;

The write reset signal based on the horizontal synchronizing signal HSYN1 from the first horizontal synchronizing separator 23

Timing logic 26 for providing < RTI ID = 0.0 >

The write reset signal from the timing logic 26 (

A line memory 27 for outputting the stored digital data according to;

A D / A converter 28 for converting digital data from the line memory 27 into an analog signal; Two video signal synchronization circuit characterized in that it comprises.

2. The apparatus of claim 1, further comprising: first and second amplifiers 21 and 22 for amplifying the video signals Vin1 and Vin2 input from the first and second horizontal synchronous separators 23 and 24, respectively;

A third amplifier 29 amplifying the signal from the D / A converter 28;

Two video signal synchronization circuit, characterized in that it further comprises.