KR100240648B1 - Cascode circuit - Google Patents
Cascode circuit Download PDFInfo
- Publication number
- KR100240648B1 KR100240648B1 KR1019960055910A KR19960055910A KR100240648B1 KR 100240648 B1 KR100240648 B1 KR 100240648B1 KR 1019960055910 A KR1019960055910 A KR 1019960055910A KR 19960055910 A KR19960055910 A KR 19960055910A KR 100240648 B1 KR100240648 B1 KR 100240648B1
- Authority
- KR
- South Korea
- Prior art keywords
- transistor
- terminal
- signal
- mixer circuit
- drain
- Prior art date
Links
- 238000010586 diagram Methods 0.000 description 7
- 230000005669 field effect Effects 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- 230000001629 suppression Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Amplifiers (AREA)
Abstract
본 발명은 층으로 쌓여진 두 트랜지스터로 구성되는 캐스코드 혼합기 회로에관한 것으로, 특히 아래 쪽 트랜지스터의 드레인단에 발생한 중간 주파수(IF) 신호를 위 쪽 트랜지스터를 거치게 하지 않고 곧 바로 중간 주파수(IF) 신호 출력단으로 전달함으로써 출력 전력 특성이 향상 된 캐스코드 혼합기 회로에 관해 개시 된다.[0001] The present invention relates to a cascode mixer circuit comprising two transistors stacked in layers, and more particularly to a cascode mixer circuit comprising an intermediate frequency (IF) signal generated at a drain terminal of a lower transistor, To an output stage of the cascode mixer circuit with improved output power characteristics.
Description
본 발명은 캐스코드 혼합기 회로에 관한 것으로, 특히 층으로 쌓여진 두 트랜지스터로 구성되는 캐스코드 혼합기 회로에서 아래 쪽 트랜지스터의 드레인단에 발생한 중간 주파수(IF) 신호를 위 쪽 트랜지스터를 거치게 하지 않고 곧 바로 중간 주파수(IF) 신호 출력단으로 전달 함으로써, 출력 전력 특성이 향상 된 캐스코드 혼합기 회로에 관한 것이다.The present invention relates to a cascode mixer circuit. In particular, in a cascode mixer circuit composed of two transistors stacked in layers, an intermediate frequency (IF) signal generated at the drain terminal of the lower transistor is not immediately passed through the upper transistor, To a frequency (IF) signal output stage, thereby improving output power characteristics.
초고주파 혼합기 회로에는 여러 가지 종류가 있으며, 그 중 캐스코드 혼합기 회로는 변환 이득 조절의 용이함과 발룬등의 부가적인 회로 없이 입력되는 초고주파(RF) 신호와 발진자(LO) 신호를 분리 시켜주는 장점이 있어 널리 사용되고 있다.There are various kinds of very high frequency mixer circuits. Among them, the cascode mixer circuit has advantages of easy control of conversion gain and separation of input RF signal and LO signal without additional circuit such as balun Widely used.
캐스코드 혼합기 회로는 층으로 쌓여진 두 트랜지스터로 구성되는데, 아래쪽 트랜지스터의 게이트 단으로 입력되는 초고주파(RF) 신호의 증폭도를 위 쪽 트랜지스터의 게이트 단으로 입력되는 발진자(LO) 신호를 이용해 주기적으로 변화시켜 발진자(LO) 신호에 동조된 초고주파(RF) 신호를 발생 시킨다. 그런데, 위 쪽 트랜지스터의 게이트 단으로 입력되는 발진자(LO) 신호가 양의 값을 가지는 주기 일 때, 아래 쪽 트랜지스터의 동작 바이어스 점은 포화 영역이 되어 크게 증폭된 초고주파(RF) 신호를 아래 쪽 트랜지스터의 드레인 단으로 전달하지만 위 쪽 트랜지스터의 드레인-소오스 간의 접압은 작아져 중간주파수(IF) 신호 출력단으로의 신호 전달 능력이 낮아 진다. 이러한 이유로 전체 캐스코드 혼합기 회로의 출력 전력 특성이 저하되는 단점이 있다.The cascode mixer circuit consists of two transistors stacked in layers. The amplification of a very high frequency (RF) signal input to the gate terminal of the lower transistor is periodically changed using an oscillator (LO) signal input to the gate terminal of the upper transistor (RF) signal tuned to the oscillator (LO) signal. However, when the oscillator (LO) signal input to the gate terminal of the upper transistor has a positive value, the operation bias point of the lower transistor becomes a saturation region, and a very high frequency (RF) But the contact between the drain and the source of the upper transistor is reduced and the signal transmission capability to the intermediate frequency (IF) signal output terminal is lowered. For this reason, the output power characteristic of the entire cascode mixer circuit is degraded.
따라서, 본 발명은 층으로 쌓여진 두 트랜지스터로 구성되는 캐스코드 혼합기 회로에서, 아래 쪽 트랜지스터의 드레인 단에 발생한 중간 주파수(IF) 신호를 위쪽 트랜지스터를 거치게 하지 않고 곧 바로 중간 주파수(IF) 신호 출력단으로 전달함으로써, 출력 전력 특성이 향상된 캐스코드 혼합기 회로를 제공하는데 그 목적이 있다.Therefore, in the present invention, in a cascode mixer circuit composed of two transistors stacked in layers, an intermediate frequency (IF) signal generated at the drain terminal of the lower transistor is directly passed through the intermediate frequency (IF) To thereby provide a cascode mixer circuit with improved output power characteristics.
상술한 목적을 달성하기 위한 본 발명에 따른 캐스코드 혼합기 회로는 제1트랜지스터와, 상기 제1트랜지스터의 소오스 단에 연결된 접지와, 상기 제1트랜지스터의 게이트 단에 연결된 초고주파(RF) 신호 입력단과, 상기 제1트랜지스터의 드레인 단에 소오스 단이 연결된 제2트랜지스터와, 상기 제2트랜지스터의 드레인 단에 연결된 전원 전압과, 상기 제2트랜지스터의 게이트단에 연결된 발진자(LO) 신호 입력단과, 상기 제1트랜지스터의 드레인 단과 상기 제2트랜지스터의 소오스 단에 연결된 노드에 연결되는 중간 주파수(IF) 신호 출력단으로 구성된 것을 특징으로 한다.According to an aspect of the present invention, there is provided a cascode mixer circuit including a first transistor, a ground connected to a source terminal of the first transistor, an RF signal input terminal connected to a gate terminal of the first transistor, A second transistor having a source terminal connected to a drain terminal of the first transistor; a power source voltage connected to a drain terminal of the second transistor; an oscillator (LO) signal input terminal connected to a gate terminal of the second transistor; And an intermediate frequency (IF) signal output terminal connected to a drain terminal of the transistor and a node connected to a source terminal of the second transistor.
본 발명의 출력 전력 특성이 향상된 캐스코드 혼합기 회로에서는 상기 제1트랜지스터의 드레인 단에 발생한 중간 주파수(IF) 신호를 상기 제2트랜지스터를 거치게 하지 않고 곧 바로 중간 주파수(IF) 신호 출력단으로 전달 함으로써, 상기 제2트랜지스터 드레인-소오스간 바이어스 전압의 제한으로 발생하는 신호 전달의 왜곡 현상을 방지하여 출력 특성을 향상시키는 작용을 한다.In the cascade mixer circuit with improved output power characteristics of the present invention, an intermediate frequency (IF) signal generated at the drain terminal of the first transistor is directly transmitted to the intermediate frequency (IF) signal output terminal without passing through the second transistor, Thereby preventing distortion of signal transmission caused by limitation of the bias voltage between the drain and the source of the second transistor and improving the output characteristic.
제1도는 종래의 캐스코드 혼합기 회로도.1 is a circuit diagram of a conventional cascode mixer.
제2도는 종래의 캐스코드 혼합기 회로의 드레인 전류 특성도.Figure 2 is a drain current characteristic diagram of a conventional cascode mixer circuit.
제3도는 본 발명에 따른 출력 전력 특성이 향상된 캐스코드 혼합기 회로도.Figure 3 is a circuit diagram of a cascode mixer with improved output power characteristics according to the present invention;
제4도는 종래 및 본 발명에 따른 캐스코드 혼합기 회로의 출력 전력 특성을 비교하기 위해 도시한 출력 전력 특성의 비교도.Figure 4 is a comparison of output power characteristics shown to compare output power characteristics of a conventional and cascode mixer circuit according to the present invention;
* 도면의 주요부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS
301 : 제1트랜지스터 302 : 제2트랜지스터301: first transistor 302: second transistor
303 : 접지단 304 : 전원 전압303: ground terminal 304: power supply voltage
305 : 초고주파(RF) 신호 입력단 306 : 발진자(LO) 신호 입력단305: a very high frequency (RF) signal input terminal 306: an oscillator (LO) signal input terminal
307 : 중간주파수(IF) 신호 출력단 308 : 노드307: intermediate frequency (IF) signal output stage 308: node
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제1도는 종래의 캐스코드 혼합기 회로도로서, 제1트랜지스터(101)와, 제1트랜지스터(101)의 소오스단에 연결된 접지단자(103)와, 제1트랜지스터(101)의 드레인단에 또 다른 소오스단이 연결된 제2트랜지스터(102)와, 상기 제2트랜지스터(102)의 드레인단에 연결된 전원 전압(104)과, 제1트랜지스터(101)의 게이트단에 연결된 초고주파(RF) 신호 입력단(105)과, 상기 제2트랜지스터(102)의 게이트단에 연결된 발진자(LO) 신호 입력단(106)과, 제2트랜지스터(102)의 드레인단에 연결된 중간주파수(IF) 신호 출력단(107)으로 구성되어 있다.1 is a circuit diagram of a conventional cascode mixer which includes a first transistor 101, a ground terminal 103 connected to the source terminal of the first transistor 101, A power supply voltage 104 connected to a drain terminal of the second transistor 102 and a very high frequency signal input terminal 105 connected to a gate terminal of the first transistor 101, (LO) signal input terminal 106 connected to the gate terminal of the second transistor 102 and an intermediate frequency (IF) signal output terminal 107 connected to the drain terminal of the second transistor 102 .
제2도는 종래의 캐스코드 혼합기 회로의 드레인 전류 특성도로서, 상기 제1트랜지스터(101)의 전류-전압 특성 곡선(201)은 드레인-소오스 간의 전압이 오른쪽 방향으로 증가할 때의 특성으로, 제1트랜지스터(101)의 게이트단에 인가되는 바이어스에 의해 그 특성이 결정된다. 상기 제2트랜지스터(102)의 전류-전압 특성곡선은 드레인-소오스 간의 전압이 왼쪽 방향으로 증가할 때의 특성으로 제2트랜지스터(102)의 게이트단에 인가되는 바이어스에 의해 그 특성이 결정된다. 상기 제1트랜지스터(101)의 전계효과 트랜지스터의 경우, 초고주파(RF) 신호 입력단(105)의 게이트단으로 작은 초고주파(RF) 신호가 입력되어 바이어스 점의 변화가 없기 때문에 전류-전압 특성 곡선(201)이 단일한 모양을 나타낸다. 그러나, 상기 제2트랜지스터(102)의 경우, 발진자(LO) 신호 입력단(106)의 게이트단으로 큰 발진자(LO) 신호가 입력되어 바이어스 점의 변화가 생기게 되는데, 발진자(LO) 신호가 양의 방향의 주기일 경우, 제2트랜지스터(102)의 전계 효과 트랜지스터에는 큰 전류가 흐르게 되어 202의 전류-전압 특성을 나타내고, 발진자(LO) 신호가 음의 방향의 주기일 경우 작은 전류가 흐르게 되어 203의 전류-전압 특성을 나타낸다. 전체 캐스코드 혼합기 회로의 동작점은 제1트랜지스터(101)의 전류-전압 특성 곡선(201)과 제2트랜지스터(102)의 전류-전압 특성 곡선(202 및 203)이 만나는 바이어스 점(204 및 205)이 된다.FIG. 2 is a drain current characteristic diagram of a conventional cascode mixer circuit. The current-voltage characteristic curve 201 of the first transistor 101 is a characteristic when the voltage between the drain and the source increases in the right direction. The characteristics are determined by the bias applied to the gate terminal of one transistor 101. [ The characteristics of the current-voltage characteristic curve of the second transistor 102 are determined by the bias applied to the gate terminal of the second transistor 102 when the voltage between the drain and the source increases in the left direction. In the case of the field effect transistor of the first transistor 101, since a small RF signal is inputted to the gate terminal of the RF signal input terminal 105 and the bias point is not changed, the current-voltage characteristic curve 201 ) Represents a single shape. However, in the case of the second transistor 102, a large oscillator (LO) signal is input to the gate terminal of the oscillator (LO) signal input terminal 106 to change the bias point. A large current flows through the field effect transistor of the second transistor 102 to exhibit a current-voltage characteristic of 202 and a small current flows when the oscillator (LO) signal is in the negative direction, Voltage characteristics of the transistor. The operating point of the entire cascode mixer circuit is determined by the bias points 204 and 205 where the current-voltage characteristic curve 201 of the first transistor 101 meets the current-voltage characteristic curves 202 and 203 of the second transistor 102 ).
단자 발진자(LO) 신호 입력단(106)으로 입력되는 발진자(LO) 신호가 양의 방향의 주기여서 전체 캐스코드 혼합기 회로의 바이어스 점이 바이어스 점(204)일 경우, 단자 초고주파(RF) 신호 입력단(105)로 입력되는 초고주파(RF) 신호의 증폭도가 커져 제1트랜지스터(101)의 드레인단으로 상대적으로 큰 초고주파(RF) 신호가 전달되고, 발생된 중간주파수(IF) 신호는 제2트랜지스터(102)를 거쳐 중간 주파수( IF) 신호 출력단(107)으로 출력된다. 단자 발진자(LO) 신호 입력단(106)으로 입력되는 발진자(LO) 신호가 음의 방향의 주기여서 전체 캐스코드 혼합기의 바이어스 점이 바이어스 점(205)일 경우, 단자 초고주파(RF) 신호 입력단(105)로 입력되는 초고주파(RF) 신호의 증폭도가 작아져 제1트랜지스터(101)의 드레인단으로 상대적으로 작은 초고주파(RF) 신호가 전달되고, 발생된 중간 주파수(IF) 신호는 제2트랜지스터(102)를 거쳐 중간 주파수(IF) 신호 출력단(107)으로 출력된다. 그러나, 바이어스 점(204에서는 제2트랜지스터(102)의 드레인-소오스간 전압(206)이 작아져 발진자(LO) 신호에 동조되어 상대적으로 크게 증폭된 초고주파(RF) 신호의 원활한 전달을 방해하며, 이로 인해 전체 혼합기 회로의 출력 전력 특성이 저하될 수 있다.When the bias signal of the entire cascode mixer circuit is a bias point 204 and the oscillator (LO) signal input to the terminal oscillator (LO) signal input 106 is a period of positive direction, the terminal RF signal input 105 A relatively large RF signal is transmitted to the drain terminal of the first transistor 101 and the generated intermediate frequency IF signal is amplified by the second transistor 102, To the intermediate frequency (IF) signal output terminal 107. [ (RF) signal input 105, when the bias point of the entire cascode mixer is the bias point 205, because the LO signal input to the LO terminal 106 is a negative period, A relatively small RF signal is transmitted to the drain terminal of the first transistor 101 and the generated intermediate frequency IF signal is amplified by the second transistor 102, To the intermediate frequency (IF) signal output terminal 107. [ However, at the bias point 204, the drain-source voltage 206 of the second transistor 102 becomes small, which interferes with the smooth transfer of a relatively large amplified RF signal tuned to the oscillator (LO) signal, This may degrade the output power characteristics of the overall mixer circuit.
제3도는 본 발명에 따른 출력 전력 특성이 향상된 캐스코드 혼합기 회로도로서, 제1트랜지스터(301)와, 제1트랜지스터(301)의 소오스단에 연결된 접지단(303)과, 제1트랜지스터(301)의 드레인단에 또 다른 소오스단이 연결된 제2트랜지스터(302)와, 상기 제2트랜지스터(302)의 드레인단에 연결된 전원 전압(304)과, 제1트랜지스터(301)의 게이트단에 연결된 초고주파(RF) 신호 입력단(305)과, 상기 제2트랜지스터(302)의 게이트단에 연결된 발진자(LO) 신호 입력단(306)과, 제1트랜지스터(301)의 드레인단 및 제2트랜지스터(302)의 소오스단이 연결된 노드(308)에 연결된 중간 주파수(IF) 신호 출력단(307)으로 구성되어 있다.FIG. 3 is a circuit diagram of a cascode mixer with improved output power characteristics according to the present invention. FIG. 3 is a circuit diagram of a cascode mixer with improved output power characteristics according to the present invention. The circuit includes a first transistor 301, a ground terminal 303 connected to a source terminal of the first transistor 301, A power supply voltage 304 connected to the drain terminal of the second transistor 302 and a high frequency power supply 304 connected to the gate terminal of the first transistor 301. The second transistor 302 is connected to the drain terminal of the first transistor 301, (LO) signal input terminal 305 connected to the gate terminal of the second transistor 302 and an oscillator (LO) signal input terminal 306 connected to the gate terminal of the second transistor 302. The drain terminal of the first transistor 301 and the source terminal of the second transistor 302 And an intermediate frequency (IF) signal output terminal 307 connected to a node 308 connected to the node 308.
본 발명의 출력 전력 특성이 향상된 캐스코드 혼합기에서는 제1트랜지스터(301)의 드레인단으로 전달된 발진자(LO) 신호에 의해 동조된 초고주파(RF) 신호를 제2트랜지스터(302)를 거치게 하지 않고 곧 바로 중간 주파수(IF) 신호 출력단으로 전달함으로써 제2트랜지스터(302)의 드레인-소오스 간의 작은 전압에 의해 생기는 출력 특성의 저하를 제거하였다.In the cascode mixer in which the output power characteristic of the present invention is improved, a very high frequency (RF) signal tuned by an oscillator (LO) signal transmitted to the drain terminal of the first transistor 301 is not passed through the second transistor 302 Signal to the intermediate frequency (IF) signal output terminal, thereby eliminating the degradation of the output characteristic caused by the small voltage between the drain and the source of the second transistor 302. [
제4도는 종래의 캐스코드 혼합기 회로와 본 발명의 출력 전력 특성이 향상된 캐스코드 혼합기 회로의 출력 전력 특성을 시뮬레이션을 통해 구한 비교도로서, 같은 소비 전력을 사용했을 때 그래프 B에 해당하는 본 발명의 캐스코드 혼합기 회로의 출력 1dB 억압 특성(-12dBm)이 그래프 A에 해당하는 종래의 캐스코드 혼합기 회로의 출력 1dB 억압 특성(-14dBm) 보다 2dB 커 58% 정도 향상된 출력 전력 특성을 보인다.FIG. 4 is a graph showing the output power characteristics of a conventional cascode mixer circuit and a cascode mixer circuit with improved output power characteristics of the present invention obtained through simulation. FIG. The output 1dB suppression characteristic (-12dBm) of the cascode mixer circuit is 2dB higher than the output 1dB suppression characteristic (-14dBm) of the conventional cascode mixer circuit corresponding to the graph A, and the output power characteristic is improved by 58%.
상술한 바와 같이 본 발명에 의하면 층으로 쌓여진 두 트랜지스터로 구성되는 캐스코드 혼합기 회로에서, 아래 쪽 트랜지스터의 드레인 단에 발생한 중간 주파수 (IF) 신호를 위 쪽 트랜지스터를 거치게 하지 않고 곧 바로 중간 주파수(IF) 신호 출력단으로 전달 함으로써, 출력 전력 특성이 향상 되어 소비전력을 줄일 수 있는 탁월한 효과가 있다.As described above, according to the present invention, in the cascode mixer circuit composed of two transistors stacked in layers, an intermediate frequency (IF) signal generated at the drain terminal of the lower transistor is directly passed through the intermediate frequency IF ) Signal output terminal, there is an excellent effect that output power characteristics are improved and power consumption can be reduced.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960055910A KR100240648B1 (en) | 1996-11-21 | 1996-11-21 | Cascode circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960055910A KR100240648B1 (en) | 1996-11-21 | 1996-11-21 | Cascode circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980037194A KR19980037194A (en) | 1998-08-05 |
| KR100240648B1 true KR100240648B1 (en) | 2000-01-15 |
Family
ID=19482800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960055910A KR100240648B1 (en) | 1996-11-21 | 1996-11-21 | Cascode circuit |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100240648B1 (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960016115A (en) * | 1993-07-20 | 1996-05-22 | 가나이 쯔또무 | Low Distortion Cascode Circuit |
-
1996
- 1996-11-21 KR KR1019960055910A patent/KR100240648B1/en not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960016115A (en) * | 1993-07-20 | 1996-05-22 | 가나이 쯔또무 | Low Distortion Cascode Circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980037194A (en) | 1998-08-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5083050A (en) | Modified cascode mixer circuit | |
| KR100353295B1 (en) | Amplifier with dynamic compensation and method | |
| US7391269B2 (en) | Amplifying circuit | |
| US4480230A (en) | Large swing CMOS power amplifier | |
| KR20020055473A (en) | Low power low noise amplifier | |
| JP2005159803A (en) | High frequency amplifier circuit capable of attaining variable gain control | |
| US5963094A (en) | Monolithic class AB shunt-shunt feedback CMOS low noise amplifier having self bias | |
| KR19990022113A (en) | Rail-to-Rail Input Stage with Constant and Constant Common Mode Output Current | |
| US5514992A (en) | Low-distortion cascode circuit | |
| US20040100327A1 (en) | Radio frequency power amplifier active self-bias compensation circuit | |
| KR100240648B1 (en) | Cascode circuit | |
| KR101094359B1 (en) | Millimeter-wave amplifier and bias circuit for the same | |
| US6577170B1 (en) | CMOS transconductor with increased dynamic range | |
| US5021745A (en) | Difference amplifier circuit | |
| US5459428A (en) | Switch circuit for monolithic microwave integrated circuit device | |
| US8736376B2 (en) | Power amplifier module having bias circuit | |
| KR100318155B1 (en) | The Balun circuit with cross-coupled between gate and source of Field Effect Transistors | |
| US6100753A (en) | Bias stabilization circuit | |
| US4706036A (en) | Differential amplifier having ratioed load devices | |
| KR101013382B1 (en) | Frequency mixer | |
| JP3341945B2 (en) | Operational amplifier | |
| WO2003049280A1 (en) | A low noise electronic circuit | |
| JPH09266427A (en) | Multi-stage amplifier | |
| EP1341301B1 (en) | High-frequency circuit | |
| KR100259442B1 (en) | Power amplifier for radio telephone transmitter |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20081001 Year of fee payment: 10 |
|
| LAPS | Lapse due to unpaid annual fee |