KR100239600B1

KR100239600B1 - Color signal demodulating circuit

Info

Publication number: KR100239600B1
Application number: KR1019970019290A
Authority: KR
Inventors: 이꾸오 오사와; 게이지로우 우에끼; 쯔나미 벳뿌
Original assignee: 다카노 야스아키; 산요 덴키 가부시키가이샤
Priority date: 1996-05-20
Filing date: 1997-05-19
Publication date: 2000-01-15
Also published as: JPH09312851A; KR970078680A; JP3263596B2

Abstract

전원 전압이나 저항값이 변동하여도 지연 전과 지연 후의 PAL 방식의 색 신호의 레벨이 동일하게 되도록 한다.Even if the power supply voltage or the resistance value changes, the level of the PAL system color signal before and after the delay is the same.

제1 색차 신호가 한 쪽의 입력단자에 인가되는 제1 가산기(14)와, 상기 제1 색차 신호를 1H기간 지연한 신호를 클램프하는 제1 클램프 회로(10)와, 상기 제1 클램프 회로의 출력 신호의 크기를 조정하는 제1 ALC 회로(38)와, 상기 제1 ALC 회로의 출력 신호와 상기 제1 색차 신호를 레벨 비교하여 클램프용의 제어 신호를 상기 제1 클램프 회로에 인가하는 클램프 검파 회로(70)와, 상기 제1 ALC 회로의 출력 신호와 상기 제1 색차 신호를 레벨 비교하여 ALC용의 제어 신호를 상기 제1 ALC 회로에 인가하는 ALC 검파 회로(71)를 구비한다.A first adder 14 to which a first color difference signal is applied to one input terminal, a first clamp circuit 10 for clamping a signal which is delayed by the first color difference signal for 1H period, and the first clamp circuit A clamp detection for applying a control signal for clamping to the first clamp circuit by level comparing the first ALC circuit 38 for adjusting the magnitude of the output signal and the output signal of the first ALC circuit and the first color difference signal. And a circuit 70 and an ALC detection circuit 71 for applying a control signal for ALC to the first ALC circuit by level comparing the output signal of the first ALC circuit and the first color difference signal.

Description

Color signal demodulation circuit

본 발명은 PAL 방식 및 SECAM 방식의 TV(텔레비젼) 수상기의 색 신호 복조 회로에 관한 것으로, 특히 PAL 방식에서 사용할 때는, 1H(수평 동기 신호 기간) 전후의 색 신호를 가산하여 위상 뒤틀림을 감소시키는 기능을 정확하게 행할 수 있고, SECAM 방식에서 사용할 때에는 간헐적인 색 신호를 연속해서 레벨이 일치하는 색 신호로 변환할 수 있는 색 신호 복조 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a color signal demodulation circuit for TV (TV) television receivers in PAL and SECAM systems. In particular, when used in the PAL system, the function of reducing phase distortion by adding color signals before and after 1H (horizontal synchronization signal period) The present invention relates to a color signal demodulation circuit capable of precisely performing and converting an intermittent color signal into a color signal having a consistent level in succession.

PAL 방식에서는 2개의 색 신호중 R-Y 신호를 1H 마다 반전하여 송신하도록 하여, R-Y 신호가 일정 위상으로 송신되도록 하고 있다. 그리고, TV 수상기 내에서 1H 전후의 색 신호를 가산함으로써 전송계에서 생기는 위상 뒤틀림을 감소시키고 색상 변동을 방지하고 있다.In the PAL system, the R-Y signal is transmitted inverted every 1H among the two color signals, so that the R-Y signal is transmitted in a constant phase. In addition, by adding the color signals around 1H in the TV receiver, phase distortion generated in the transmission system is reduced and color fluctuations are prevented.

종래, PAL 방식의 색 신호 복조 회로에서는 상기 가산 기능을 색 복조하기 전의 R-Y 신호 및 B-Y 신호에 대하여 수행하고 있었다. 그 경우에는 지연을 위한 부품으로서 유리 지연선이 이용되고 있었다. 그런데, 최근 지연을 위한 부품으로서 CCD(전하 전송 소자)가 사용되기 시작하고 있다. CCD를 사용할 경우에는 색 복조후의 색 신호를 1H 지연하게 된다.In the conventional PAL color signal demodulation circuit, the R-Y signal and the B-Y signal before color demodulation have been performed. In that case, the glass retardation line was used as a component for delay. By the way, CCD (charge transfer element) is beginning to be used as a component for delay. In the case of using a CCD, the color signal after color demodulation is delayed by 1H.

도 2는 그와 같은 PAL 방식의 색 신호 복조 회로를 가지는 TV 수상기의 일부를 도시하는 것으로, 입력 단자(1)로부터의 반송 색 신호는 B-Y 복조기(2) 및 R-Y 복조기(3)에 인가된다. B-Y 복조기(2) 및 R-Y 복조기(3)는 각각 다른 반송파가 인가되고 있으며, 각각 복조된다.Fig. 2 shows a part of the TV receiver having such a PAL system color signal demodulation circuit, and the carrier color signal from the input terminal 1 is applied to the B-Y demodulator 2 and the R-Y demodulator 3. Different carriers are applied to the B-Y demodulator 2 and the R-Y demodulator 3, respectively, and are demodulated respectively.

B-Y 복조기(2) 및 R-Y 복조기(3)의 복조 출력은 LPF(4) 및 (5)에서 불필요 성분이 제거된 후, IC(6)의 외부로 유출되어 CCDIC(7)에 인가된다. CCDIC(7)는 복조된 색차 신호를 1H 기간 지연하는 것으로, 제1 및 제2 CCD 회로(8) 및 (9)에 의해 지연이 행해진다.The demodulation outputs of the B-Y demodulator 2 and the R-Y demodulator 3 are removed from the LPFs 4 and 5, and then flowed out of the IC 6 and applied to the CCDIC 7. The CCDIC 7 delays the demodulated color difference signal by 1H period, and is delayed by the first and second CCD circuits 8 and 9.

제1 및 제2 CCD 회로(8) 및 (9)의 출력 신호는 다시 IC(6)내부로 되돌아오고, 제1 및 제2 클램프 회로(10) 및 (11)에 의해 클램프된다. 제1 및 제2 클램프 회로(10) 및 (11)의 출력 신호는 제1 및 제2 CCD 회로(8) 및 (9)의 클럭에 기인하는 불필요 성분을 제거하기 위한 LPF(12) 및 (13)을 통과하여, 제1 및 제2 가산기(14) 및 (15)에 인가된다.The output signals of the first and second CCD circuits 8 and 9 are returned back to the IC 6 and clamped by the first and second clamp circuits 10 and 11. The output signals of the first and second clamp circuits 10 and 11 are LPFs 12 and 13 for removing unnecessary components due to the clocks of the first and second CCD circuits 8 and 9. Is applied to the first and second adders (14) and (15).

한편, 제1 및 제2 가산기(14) 및 (15)에는 LPF(4) 및 (5)로부터의 색차 신호가 직접 인가되고 있고, 이것에 의해 각 색차 신호의 1H 전후의 신호의 가산이 행해진다. 이 가산 동작에 의해 전송계에서 생기는 위상 뒤틀림을 감소시키고, 색상 변동을 방지하고 있다.On the other hand, the color difference signals from the LPFs 4 and 5 are directly applied to the first and second adders 14 and 15, whereby the signals before and after 1H of each color difference signal are added. . This addition operation reduces phase distortion in the transmission system and prevents color variations.

다음으로 그 동작에 대하여 도 3의 실선을 참조하면서 설명한다. 지금 도 3(a)에서 실선으로 도시하는 반송 색 신호가 도래하고 있는 것으로 한다. 도시한 바와 같이 R-Y신호는 1H마다 위상을 반전시키면서 도래하고 있다.Next, the operation will be described with reference to the solid line in FIG. 3. It is assumed that the carrier color signal shown by the solid line in FIG. 3 (a) now arrives. As shown in the figure, the R-Y signal arrives with the phase reversed every 1H.

이것에 대하여 도 2의 B-Y 복조기(2)에도 도 3(b)에 도시하는 일정 위상의 반송파가 인가되고, R-Y 복조기(3)에는 도 3(c)에 도시하는 1H마다 반전하는 반송파가 인가된다. 도 3(b)의 반송파는 도 3(a)의 B-Y 신호 성분을 복조하고, 도 3(d)에 도시하는 B-Y 신호가 도 2의 B-Y 복조기(2)로부터 유출된다.On the other hand, a carrier having a certain phase shown in FIG. 3 (b) is also applied to the BY demodulator 2 of FIG. 2, and a carrier that is inverted every 1H shown in FIG. 3 (c) is applied to the RY demodulator 3. . The carrier wave of FIG. 3 (b) demodulates the B-Y signal component of FIG. 3 (a), and the B-Y signal shown in FIG. 3 (d) flows out of the B-Y demodulator 2 of FIG.

또, 도 3(c)의 반송파는 도 3(a)의 R-Y 신호 성분을 복조하고, 도 3(e)에 도시하는 R-Y 신호가 도 2의 R-Y 복조기(3)로부터 유출된다. 이와 동일하게 도 3의 2H째, 3H째에 있어서도 행해져, 도 3(d) 및 (e)에 도시하는 복조 출력이 얻어진다.3 (c) demodulates the R-Y signal component of FIG. 3 (a), and the R-Y signal shown in FIG. 3 (e) flows out of the R-Y demodulator 3 of FIG. Similarly, it is also performed in 2Hth and 3Hth of FIG. 3, and the demodulation output shown to FIG. 3 (d) and (e) is obtained.

다음으로 도 3(d) 및 (e)에 각각 도시하는 1H 전후의 신호를 가산하면 복조 출력이 얻어진다. 즉, 도 3(d)의 1H째와 2H째의 신호를 가산하면 모두 0도 방향이므로 도 3(f)에 도시하는 0도 방향의 B-Y 신호가 얻어진다. 이와 같이 도 3(e)의 1H째와 2H째의 신호를 가산하면 모두 90도 방향으므로 도 3(g)에 도시하는 90도 방향의 B-Y 신호가 얻어진다.Next, demodulation output is obtained by adding the signals before and after 1H shown in Figs. 3D and 3E, respectively. That is, when the 1Hth and 2Hth signals of FIG. 3 (d) are added together, the B-Y signals in the 0 degree direction shown in FIG. 3 (f) are obtained because both directions are in the 0 degree direction. Thus, when the 1Hth and 2Hth signals of Fig. 3E are added, the B-Y signal in the 90 ° direction shown in Fig. 3G is obtained because both directions are 90 degrees.

다음으로 위상 뒤틀림의 감소에 대하여 설명한다. 지금, 도 3(a)의 B-Y 신호 및 R-Y 신호가 모두 반시계 방향으로 위상이 변동하여, 각각 점선으로 도시하는 벡터가 된 것으로 한다. 도 3(b)의 반송파는 도 3(a)의 B-Y' 신호 성분을 복조하고, 도 3(d)에 도시하는 B-Y' 신호가 도 2의 B-Y 복조기(2)로부터 유출된다. 동시에 도 3(b)의 반송파는 도 3(a)의 R-Y' 신호 성분의 B-Y축 성분을 복조하고, 도 3(d)에 도시하는 R-Y' 신호(뒤틀림 성분)를 복조하여 버린다. 이와 같이 도 3(b)의 2H째의 반송파로 도 3(a)의 2H째의 반송 색 신호를 복조하면, 도 3(d)의 2H째의 신호를 복조하게 된다.Next, the reduction of the phase distortion will be described. Now, it is assumed that both the B-Y signal and the R-Y signal in FIG. The carrier of FIG. 3 (b) demodulates the B-Y 'signal component of FIG. 3 (a), and the B-Y' signal shown in FIG. 3 (d) flows out of the B-Y demodulator 2 of FIG. At the same time, the carrier of FIG. 3B demodulates the B-Y axis component of the R-Y 'signal component of FIG. 3A, and demodulates the R-Y' signal (twist component) shown in FIG. 3 (d). As described above, when the 2H-th carrier color signal of FIG. 3 (a) is demodulated by the 2H-th carrier of FIG. 3 (b), the 2H-th signal of FIG. 3 (d) is demodulated.

여기에서, 도 3(d)의 1H째와 2H째의 신호를 벡터 가산하면 도 3(f)의 신호가 된다. 도 3(f)에서는 1H째의 R-Y' 신호(뒤틀림 성분)와 2H째의 R-Y'신호(뒤틀림 성분)가 상쇄되어, 필요한 B-Y 축 성분상의 B-Y' 신호만이 검출될 수 있다.Here, the vector addition of the 1Hth and 2Hth signals of Fig. 3D results in the signal of Fig. 3F. In Fig. 3 (f), the R-Y 'signal (twist component) of the 1Hth and the R-Y' signal (twist component) of the 2Hth cancel each other, so that only the necessary B-Y 'signal on the B-Y axis component can be detected.

도 3(c)의 반송파는 도 3(a)의 R-Y' 신호 성분을 복조하고, 도 3(e)에 도시하는 R-Y' 신호가 도 2의 R-Y 복조기(3)로부터 유출된다. 동시에 도 3(c)의 반송파는 도 3(a)의 B-Y' 신호 성분의 R-Y 축 성분을 복조하고, 도 3(e)에 도시하는 B-Y' 신호를 복조하여 버린다. 이와 같이, 도3(e)의 2H째에는 도시한 신호가 얻어진다. 도 3(e)의 1H째와 2H째의 신호를 벡터 가산하면 도 3(g)의 신호가 되고, 이 경우에도 불필요한 뒤틀림 성분인 B-Y' 신호가 상쇄된다.The carrier of FIG. 3 (c) demodulates the R-Y 'signal component of FIG. 3 (a), and the R-Y' signal shown in FIG. 3 (e) flows out of the R-Y demodulator 3 of FIG. At the same time, the carrier of FIG. 3 (c) demodulates the R-Y axis component of the B-Y 'signal component of FIG. 3 (a), and demodulates the B-Y' signal shown in FIG. 3 (e). Thus, the signal shown in FIG. 3E is obtained. Vector addition of the 1H and 2H signals of FIG. 3E results in the signal of FIG. 3G, and in this case, the B-Y 'signal, which is an unnecessary distortion component, is canceled out.

그러므로, 제1 및 제2 가산기(14) 및 (15)의 가산 동작에 의해 전송계에서 생기는 위상 뒤틀림을 감소시키고, 색상 변동을 방지할 수 있다.Therefore, the phase distortion generated in the transmission system by the addition operation of the first and second adders 14 and 15 can be reduced, and the color variation can be prevented.

제1 및 제2 가산기(14) 및 (15)로부터의 복조된 R-Y 신호 및 B-Y 신호는 매트릭스 회로(16)에서 매트릭스되어, R-Y 신호, B-Y 및 Y 신호가 출력 단자(17) 내지(19)로부터 유출된다.The demodulated RY signal and BY signal from the first and second adders 14 and 15 are matrixed in the matrix circuit 16 such that the RY signal, BY and Y signals are output from the output terminals 17 to 19. Spills.

따라서, 도 2의 회로에 의하면 PAL 방식의 색 신호를 복조할 수 있다.Therefore, according to the circuit of Fig. 2, it is possible to demodulate a PAL color signal.

그러나, 도 2의 회로에서는 제1 및 제2 CCD 회로(8) 및 (9)의 입출력간에 있어서, 레벨 변동이 일어나 제1 및 제2 가산기(14) 및 (15)에 있어서의 벡터 합성 시에 뒤틀림 성분을 정확하게 취소할 수 없다고 하는 문제가 있었다.However, in the circuit of Fig. 2, a level change occurs between the inputs and outputs of the first and second CCD circuits 8 and 9, and at the time of vector synthesis in the first and second adders 14 and 15, respectively. There was a problem that the distortion component could not be canceled correctly.

즉, 도 3(f)에 있어서의 0도 방향의 R-Y'신호 벡터와 180도 방향의 R-Y' 신호 벡터의 크기가 동일하게 되지 않아, 상쇄하여도 뒤틀림 성분이 남아 버린다고 하는 문제가 있었다.That is, the magnitude | size of the R-Y 'signal vector of the 0 degree direction and the R-Y' signal vector of the 180 degree direction in FIG. 3 (f) does not become the same, and there existed a problem that a distortion component remained even if it canceled.

본 발명은 상기 과제를 해결하기 위해서, 제1 색차 신호가 한 쪽의 입력 단자에 인가되는 제1 가산기와, 상기 제1 색차 신호를 1H 기간 지연한 신호를 클램프하는 제1 클램프 회로와, 상기 제1 클램프 회로의 출력 신호의 크기를 조정하는 제1 ALC 회로와, 상기 제1 ALC 회로의 출력 신호와 상기 제1 색차 신호를 레벨 비교하여 클램프용의 제어신호를 상기 제1 클램프 회로에 인가하는 클램프 검파 회로와, 상기 제1 ALC 회로의 출력 신호와 상기 제1 색차 신호를 레벨 비교하여 ALC 용의 제어 신호를 상기 제1 ALC 회로에 인가하는 ALC 검파 회로를 구비하고, 상기 제1 ALC 회로의 출력 신호를 상기 제1 가산기의 다른 쪽의 입력 단자에 인가하도록 한 것을 특징으로 한다.MEANS TO SOLVE THE PROBLEM In order to solve the said subject, the said 1st adder which a 1st color difference signal is applied to one input terminal, the 1st clamp circuit which clamps the signal which delayed the said 1st color difference signal for 1H period, and the said 1st A first ALC circuit for adjusting the magnitude of the output signal of the first clamp circuit, and a clamp for applying a control signal for clamping to the first clamp circuit by level comparing the output signal of the first ALC circuit and the first color difference signal. A detection circuit and an ALC detection circuit for applying a control signal for ALC to the first ALC circuit by level comparing the output signal of the first ALC circuit and the first color difference signal, and outputting the first ALC circuit. A signal is applied to the other input terminal of the first adder.

제1도는 본 발명의 색 신호 복조 회로를 도시하는 불럭도.1 is a block diagram showing a color signal demodulation circuit of the present invention.

제2도는 종래의 PAL 방식의 색 신호 복조 회로를 도시하는 블럭도.2 is a block diagram showing a conventional PAL color signal demodulation circuit.

제3도는 제2도의 동작 설명에 참고하기 위한 벡터도.3 is a vector diagram for reference to the operation of FIG.

제4도는 제10도의 동작 설명에 참고하기 위한 파형도.4 is a waveform diagram for reference to the operation description of FIG.

제5도는 제10도의 동작 설명에 참고하기 위한 파형도.5 is a waveform diagram for reference to the operation of FIG.

제6도는 제10도의 검출 회로(32)와 비교기(35)의 구체 회로 예를 도시하는 도면.FIG. 6 is a diagram showing an example of specific circuits of the detection circuit 32 and the comparator 35 in FIG.

제7도는 제10도의 동작 설명에 참고하기 위한 파형도.7 is a waveform diagram for reference to the operation of FIG.

제8도는 제10도의 SCP 판별 회로(103)의 구체 회로 예를 도시하는 도면.FIG. 8 is a diagram showing a concrete circuit example of the SCP discrimination circuit 103 of FIG.

제9도는 제10도의 동작 설명에 참고하기 위한 벡터도.9 is a vector diagram for reference to the operation of FIG.

제10도는 본 발명의 색 신호 복조 회로가 이용되는 TV 신호 복조 장치를 도시하는 도면.Fig. 10 is a diagram showing a TV signal demodulation device in which the color signal demodulation circuit of the present invention is used.

〈도면의 주요부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

10 : 제1 클램프 회로 38 : 제1 ALC 회로10: first clamp circuit 38: first ALC circuit

14 : 제1 가산기 15 : 제2 가산기14: first adder 15: second adder

70 : 클램프 검파 회로 71 : ALC 검파 회로70: clamp detection circuit 71: ALC detection circuit

72 : 제어 회로72: control circuit

이하, 본 발명의 실시 형태를 도면에 기초하여 상세히 설명한다.EMBODIMENT OF THE INVENTION Hereinafter, embodiment of this invention is described in detail based on drawing.

도 10은 본 발명의 색 신호 복조 회로가 이용되는 TV 신호 복조 장치를 도시한 것으로, (20)은 칼라 영상 신호가 인가되는 입력 단자, (21)은 수평 동기 신호를 분리하는 동기 분리 회로, (22)는 수평 동기 신호에 동기한 주파수 32fH(fH는 수평동기 신호 주파수)의 분주 출력과 수평 동기 신호를 발생하는 수평 AFC(자동 주파수 제어) 회로, (23)은 상기 32fH의 신호를 클럭 신호로 분주하고, 수평 동기 신호에 대응하여 리셋되고, BGP(버스트 게이트 펄스; burst gate pulse) 및 ALC 부가 펄스를 발생하는 분주 회로, (24)는 크로마(chroma) 신호 추출 회로, (25)는 버스트 신호를 추출하는 버스트 추출 회로, (26)은 버스트 신호에 대응하여 반송파를 작성하는 반송파 작성 회로, (27)은 상기 ALC 부가 펄스에 대응하여 스위치(28)가 a측으로 전환되어 상기 B-Y 복조기(2)의 출력 신호의 소정 위치에 기준 전원(36)의 0.2V의 ALC 부가 펄스를 더하는 부가 회로, (29)는 LPF(13)로부터의 B-Y 신호의 레벨과 기준 전원(30)의 기준 전압 Vref를 단자(31)로부터의 BGP 기간 레벨 비교하여 상기 B-Y 신호의 BGP 기간의 레벨을 기준 전압 Vref 레벨로 하는 검파 출력을 발생하는 클램프 검파 회로, (32)는 단자(33)로부터의 상기 ALC 부가 펄스에 대응하여 스위치(34)가 닫혀지고, 부가 회로(27)에 더하여진 0.2V의 ALC 및 부가 펄스를 취출하는 검출 회로, (35)는 기준 전원(30)의 기준 전압 Vref와 부가 회로(27)의 기준 전원(36)의 0.2V를 가산한 전압과 검출 회로(32)의 검출 출력을 레벨 비교하여 검출 회로(32)에서 검출된 ALC 부가 펄스가 원래의 0.2V 레벨로 되돌아오는 것과 같은 비교 출력을 발생하는 비교기, (37)은 홀드용 콘덴서, (38), (39)은 콘덴서(37)의 유지 전압에 대응하여 B-Y 신호와 R-Y 신호의 레벨을 변화시키는 제1 및 제2 ALC 회로, (100)은 단자(101)로부터의 FBP(플라이 백 펄스)가 인가되어 IC(6)내에서 수평 동기 신호, 수직 동기 신호, BGP의 발생 타이밍을 도시하는 SCP(사성 펄스)를 발생하는 단자, (102)는 SECAM 방식의 색 신호를 발생하는 IC, (103)은 SCP에 대응하여 BGP 및 ALC 부가 펄스를 발생하는 SCP 판별 회로, (104)는 FM 변조되어 있는 SECAM 색신호를 FM 검파하는 SECAM 복조기, (105)는 BGP에 대응하여 ID(식별)신호를 발생하는 ID 회로, (106)은 ALC 부가 펄스를 발생하는 ALC 부가 펄스 발생 회로, (107)은 SECAM 복조기(104)의 출력 신호를 B-Y 신호와 R-Y 신호인 2개의 신호로 분리하는 분리 회로, (108)은 분리 회로(107)로부터의 B-Y 신호의 소정의 위치에 ALC 부가 펄스를 부가하는 스위치, (109), (110)는 SECAM 신호의 재생시에 닫히는 스위치, (111), (112)은 PAL 신호의 재생 시에 닫히는 스위치이다.Fig. 10 shows a TV signal demodulation device in which the color signal demodulation circuit of the present invention is used, where 20 is an input terminal to which a color video signal is applied, 21 is a sync separation circuit for separating horizontal sync signals, ( 22 is a horizontal AFC (automatic frequency control) circuit for generating a frequency synchronization output and a horizontal synchronization signal of frequency 32fH (fH is a horizontal synchronization signal frequency) synchronized with the horizontal synchronization signal, and 23 is a clock signal. A divider circuit which is divided, reset in response to a horizontal synchronizing signal, and generates a BGP (burst gate pulse) and an ALC addition pulse, 24 is a chroma signal extraction circuit, and 25 is a burst signal A burst extracting circuit for extracting the?, 26 is a carrier generating circuit for creating a carrier in response to the burst signal, and 27 a switch 28 is switched to the a side in response to the ALC addition pulse so that the BY demodulator 2 Predetermined output signal An additional circuit that adds a 0.2 V ALC addition pulse of the reference power supply 36 to the position, wherein 29 adds the level of the BY signal from the LPF 13 and the reference voltage Vref of the reference power supply 30 from the terminal 31. A clamp detection circuit for generating a detection output comparing the BGP period level with the level of the BGP period of the BY signal as the reference voltage Vref level, and the switch 34 corresponds to the ALC addition pulse from the terminal 33. Is closed and the detection circuit for extracting the 0.2 V ALC and the addition pulse added to the additional circuit 27, 35 is the reference voltage Vref of the reference power supply 30 and the reference power supply 36 of the additional circuit 27. A comparator that performs a level comparison between a voltage obtained by adding 0.2V of the voltage and the detection output of the detection circuit 32 to generate a comparison output such that the ALC addition pulse detected by the detection circuit 32 returns to the original 0.2V level, 37 denotes a holding capacitor 38 and 39 denote a BY signal corresponding to the holding voltage of the capacitor 37 In the first and second ALC circuits 100 for changing the level of the RY signal, 100, a FBP (fly back pulse) from the terminal 101 is applied to the horizontal sync signal, the vertical sync signal, and the BGP signal in the IC 6. Terminal for generating SCP (dead pulse) showing the timing of occurrence, 102 is an IC for generating a color signal of SECAM method, 103 is an SCP discrimination circuit for generating BGP and ALC addition pulse in response to SCP, ( 104 is a SECAM demodulator for FM detection of an FM modulated SECAM color signal, 105 is an ID circuit for generating an ID (identification) signal corresponding to a BGP, and 106 is an ALC addition pulse generating circuit for generating an ALC addition pulse. (107) is a separation circuit for separating the output signal of the SECAM demodulator 104 into two signals, a BY signal and an RY signal, and 108 is an ALC addition pulse at a predetermined position of the BY signal from the separation circuit 107. A switch for adding a switch, (109), (110) a switch which is closed at the time of reproduction of a SECAM signal, (111), (112) a PAL signal This switch is closed during playback.

또한, 도 10의 회로 블럭에 있어서, 도 2와 동일한 회로 블럭에 대해서는 동일한 부호를 붙이고 설명을 생략한다.In addition, in the circuit block of FIG. 10, the same code | symbol is attached | subjected about the circuit block similar to FIG. 2, and description is abbreviate | omitted.

입력 단자(20)로부터의 PAL 방식의 칼라 영상 신호는 크로마 신호가 크로마 신호 추출 회로(24)에서 추출되어 B-Y 복조기(2) 및 R-Y 복조기(3)에 인가된다.In the PAL color image signal from the input terminal 20, the chroma signal is extracted by the chroma signal extraction circuit 24 and applied to the B-Y demodulator 2 and the R-Y demodulator 3.

또, 입력 단자(20)로부터의 PAL 방식의 칼라 영상 신호는 버스트 신호가 버스트 추출 회로(25)에서 추출되어 반송파 작성 회로(26)에 인가된다. B-Y 복조기(2) 및 R-Y 복조기(3)는 반송파 작성 회로(26)로부터 각각의 위상이 동기된 반송파가 인가되어 있어, 각각 복조한다.In addition, the burst signal is extracted from the burst extraction circuit 25 and applied to the carrier generation circuit 26 in the PAL color image signal from the input terminal 20. In the B-Y demodulator 2 and the R-Y demodulator 3, carriers whose phases are synchronized with each other are applied from the carrier generation circuit 26 and demodulated respectively.

또, 입력 단자(20)로부터의 PAL 방식의 칼라 영상 신호는 수평 동기 신호가 동기 분리 회로(21)에서 추출되어 수평 AFC 회로(22)에 인가된다. 수평 AFC 회로(22)는 수평 동기 신호에 위상 록하는 PLL이고 위상 록한 32fH의 신호를 클록 신호와 수평 동기 신호를 분주 회로(23)에 인가한다. 분주 회로(23)는 분주 기능과 분주한 신호의 논리 출력을 발생시키는 것으로, 수평 동기 신호에 대응하여 리셋되어 32fH의 신호를 분주하기 때문에, 원하는 타이밍의 여러가지 신호를 만들 수 있다. 단자(40)에는 BGP를, 단자(41)에는 ALC 부가 펄스를 발생시킨다. 단자(40)의 BGP는 단자(31)로, 단자(41)의 ALC 부가 펄스는 단자(33)로 인가되고 있다.In addition, in the PAL color image signal from the input terminal 20, the horizontal synchronizing signal is extracted from the synchronizing separation circuit 21 and applied to the horizontal AFC circuit 22. The horizontal AFC circuit 22 is a PLL which phase locks in the horizontal synchronization signal and applies a clock signal and a horizontal synchronization signal to the frequency divider 23 with a 32 fH phase locked signal. The divider circuit 23 generates a divider function and a logic output of the divided signal, and is reset in correspondence with the horizontal synchronizing signal to divide the 32 fH signal, thereby making it possible to generate various signals with desired timing. The terminal 40 generates a BGP, and the terminal 41 generates an ALC addition pulse. The BGP of the terminal 40 is applied to the terminal 31, and the ALC addition pulse of the terminal 41 is applied to the terminal 33.

단자(41)로부터의 ALC 부가 펄스에 대응하여 부가 회로(27)의 스위치(28)가 변환되고, 기준 전원(36)의 0.2V의 ALC 부가 펄스가 B-Y 신호의 일부로서 유출되게 된다.In response to the ALC addition pulse from the terminal 41, the switch 28 of the additional circuit 27 is converted, and the 0.2 V ALC addition pulse of the reference power supply 36 flows out as part of the B-Y signal.

그 형태를 도 4 및 도 5를 참조하여 설명한다. 도 4(a)는 B-Y 복조기(2)로부터의 B-Y 신호를 도시한다. 이 신호에 대하여 ALC 부가 펄스로서 도 4(d)의 위상 신호를 만들고, 도 4(a)의 신호에 부가하여 도 4(b)의 신호를 만든다. 도 4(b)의 신호의 사선 부분이 ALC 부가 펄스이고, 이 신호는 영상 내용에 상관없이 언제나 일정하다. 그래서, 이 ALC 부가 펄스를 CCD에 인가하여 레벨 변동이 생기면 그것을 원래의 크기로 되돌리도록 한다. 그 결과, R-Y 신호도 함께 원래의 크기로 되돌아간다.The form will be described with reference to FIGS. 4 and 5. 4 (a) shows the B-Y signal from the B-Y demodulator 2. The signal of Fig. 4 (d) is generated as an ALC addition pulse to this signal, and the signal of Fig. 4 (b) is generated in addition to the signal of Fig. 4 (a). The diagonal portion of the signal of Fig. 4B is an ALC addition pulse, and this signal is always constant regardless of the image content. Therefore, this ALC addition pulse is applied to the CCD so as to return it to its original magnitude when a level change occurs. As a result, the R-Y signal also returns to its original magnitude.

도 5는 ALC 부가 펄스의 발생 위치를 도시한 것이다. 도 5(a)는 비디오 신호를 도시하고, 도 5(b)는 BGP를 도시한다. ALC 부가 펄스는 도 5(a)의 기간 A내에 발생한다. 기간 A는 영상 신호의 내용이 종료한 시점으로부터 다음 1H의 버스트 신호가 개시하는 기간까지이다. 도 5(c)는 기간 A내의 ALC 부가 펄스를 도시한다.5 shows the generation position of the ALC addition pulse. Fig. 5 (a) shows the video signal and Fig. 5 (b) shows the BGP. The ALC addition pulses occur within the period A of Fig. 5A. The period A is from the end of the contents of the video signal to the period when the next 1H burst signal starts. Fig. 5C shows the ALC addition pulses in period A.

도 4(b)의 신호는 CCDIC(7)에 인가되고, 출력될 때에는 도 4(c)와 같이 감쇠되고 만다. 그리고, 이 감쇠된 신호가 제1 클램프 회로(10), LPF(13), 제1 ALC 회로(38)에 인가된다.The signal of FIG. 4 (b) is applied to the CCDIC 7 and attenuated as shown in FIG. 4 (c) when output. This attenuated signal is applied to the first clamp circuit 10, the LPF 13, and the first ALC circuit 38.

또한, R-Y 신호에 대해서도 B-Y 신호와 동일하게 전달된다.The R-Y signal is also transmitted in the same manner as the B-Y signal.

클램프 검파 회로(29)는 LPF(13)로부터의 B-Y 신호의 레벨과 기준 전원(30)의 기준 전압 Vref를 단자(31)로부터의 BGP 기간, 레벨 비교하여 상기 B-Y 신호의 BGP 기간의 레벨을 기준 전압 Vref 레벨로 하는 검파 출력을 제1 클램프 회로(10)에 인가한다. 그 때문에 페데스탈 레벨이 기준 전압 Vref에 클램프된 R-Y 신호가 제1 클램프 회로(10)로부터 발생한다. 클램프 검파 회로(29)의 출력은 제2 클램프 회로(11)에도 인가되고, R-Y 신호의 레벨도 B-Y 신호와 동일하게 일치한다.The clamp detection circuit 29 compares the level of the BY signal from the LPF 13 with the reference voltage Vref of the reference power supply 30 to the BGP period and the level from the terminal 31 to refer to the level of the BGP period of the BY signal. A detection output at the voltage Vref level is applied to the first clamp circuit 10. Therefore, the R-Y signal in which the pedestal level is clamped to the reference voltage Vref is generated from the first clamp circuit 10. The output of the clamp detection circuit 29 is also applied to the second clamp circuit 11, and the level of the R-Y signal also coincides with the B-Y signal.

제1 ALC 회로(38)의 출력 신호는 검출 회로(32)에 인가된다. 검출 회로(32)는 단자(33)로부터의 ALC 부가 펄스에 대응하여 스위치(34)가 닫혀져 부가 회로(27)에 더하여진 ALC 부가 펄스를 내보낸다. 상기 ALC 부가 펄스는 0.2V로 부가되지만 CCDIC(7)이나 LPF(12)의 영향에 의해 레벨이 저하하고 있다. 그래서, 기준 전원(30)의 기준 전압 Vref와 부가 회로(27)의 기준 전원(36)의 0.2V를 가산한 전압을 기준 전압으로 하여 이 전압으로부터 어느 정도로 레벨 저하가 일어났는지를 검출함으로써 레벨 저하한 신호를 원래의 신호로 되돌리고 있다. 비교기(35)는 홀드용의 콘덴서(37)에 검출 출력을 인가하고, 콘덴서(37)의 출력 전압에 의해 제1 및 제2 ALC 회로(38) 및 (39)의 진폭이 커지도록 조정하고 있다. 그 결과, 제1 및 제2 ALC 회로(38) 및 (39)의 출력단에는 CCDIC(7)에 입력되기 전의 레벨과 동일한 B-Y 신호 및 R-Y 신호가 얻어진다.The output signal of the first ALC circuit 38 is applied to the detection circuit 32. The detection circuit 32 emits an ALC addition pulse added to the addition circuit 27 by closing the switch 34 in response to the ALC addition pulse from the terminal 33. The ALC addition pulse is added at 0.2V, but the level is lowered by the influence of the CCDIC 7 and the LPF 12. Therefore, the level is lowered by detecting to what extent a level drop has occurred from this voltage, using a voltage obtained by adding the reference voltage Vref of the reference power supply 30 and 0.2V of the reference power supply 36 of the additional circuit 27 as a reference voltage. One signal is being returned to the original signal. The comparator 35 applies the detection output to the holding capacitor 37 and adjusts the amplitude of the first and second ALC circuits 38 and 39 to be large by the output voltage of the capacitor 37. . As a result, the B-Y signal and the R-Y signal which are the same as the level before input to the CCDIC 7 are obtained at the output terminals of the first and second ALC circuits 38 and 39.

이 때문에 제1 및 제2 가산기(14) 및 (15)에는 레벨이 일치한 1H 전후의 신호가 인가되고, 제1 및 제2 가산기(14) 및 (15)의 가산 동작에 의해 전송계에서 생기는 위상 뒤틀림을 감소시키고 색상 변동을 방지할 수 있다.For this reason, the signals before and after 1H having the same level are applied to the first and second adders 14 and 15, and are generated in the transmission system by the addition operation of the first and second adders 14 and 15. It can reduce phase distortion and prevent color fluctuations.

제1 및 제2 가산기(14) 및 (15)로부터의 복조된 R-Y 신호 및 B-Y 신호는 매트릭스 회로(16)에서 매트릭스되고, R 신호, B 신호 및 G 신호가 출력 단자(17)내지 (19)로부터 유출된다.The demodulated RY and BY signals from the first and second adders 14 and 15 are matrixed in the matrix circuit 16, and the R, B and G signals are output terminals 17 through 19. Outflow.

따라서, 도 10의 회로에 의하면 PAL 방식의 색 신호를 복조할 수 있다.Therefore, according to the circuit of Fig. 10, it is possible to demodulate the PAL system color signal.

도 6은 도 10의 검출 회로(32)와 비교기(35)의 구체 회로 예를 도시하는 것으로 단자(50)에는 B-Y 신호가 단자(51)에는 기준 전원(30)의 기준 전압 Vref가 인가된다. 정전류원(52)의 전류값과 저항(53)의 승산값은 0.2V로 설정되어 있다. 그 때문에 트랜지스터(54)와 트랜지스터(55)의 비교가 비교기(35)의 비교 동작이 된다. ALC 부가 펄스는 스위치(56)를 개폐하고, ALC 부가 펄스가 도래하고 있는 기간에만 비교 동작이 수행되고, 비교 출력이 출력 단자(57)로 유출된다.FIG. 6 shows a specific circuit example of the detection circuit 32 and the comparator 35 in FIG. 10. The B-Y signal is applied to the terminal 50, and the reference voltage Vref of the reference power supply 30 is applied to the terminal 51. The multiplication value of the current value of the constant current source 52 and the resistance 53 is set to 0.2V. Therefore, the comparison between the transistor 54 and the transistor 55 becomes a comparison operation of the comparator 35. The ALC addition pulse opens and closes the switch 56, the comparison operation is performed only during the period in which the ALC addition pulse is coming, and the comparison output flows to the output terminal 57.

다음으로 SECAM 방식의 색 신호의 복조에 대해서 설명한다. PAL 신호의 수신 시에는 스위치(111), (112)가 닫혀지고, 스위치(109), (110)가 열려져 있었다. 그것이 SECAM 신호의 수신 시에는 스위치(111), (112)가 열리고, 스위치(109), (110)가 닫혀진다. 또, 단자(100)에 생기는 SCP가 SCP 판별 회로(103)에 인가된다. SCP는 도 7(c)에 도시하는 파형을 가지고, FBP 기간에 BGP가 중첩되는 모양으로 형성되어 FBP는 4V로 파형이 포화하고, BGP는 6V로 파형이 포화하도록 구성되어져 있다. 도 7(c)에는 수직 동기 신호도 존재하지만 2V이고, 도 10의 동작에는 직접 관계하지 않는다.Next, demodulation of the SECAM system color signal will be described. When the PAL signal was received, the switches 111 and 112 were closed and the switches 109 and 110 were opened. When it receives a SECAM signal, switches 111 and 112 are opened, and switches 109 and 110 are closed. In addition, SCP generated in the terminal 100 is applied to the SCP discrimination circuit 103. The SCP has a waveform shown in Fig. 7 (c), and is formed so that BGP overlaps during the FBP period, so that the FBP is saturated at 4V and the BGP is saturated at 6V. Although FIG. 7C also shows a vertical synchronization signal, it is 2V and is not directly related to the operation of FIG. 10.

도 7(c)의 SCP가 SCP 판별 회로(103)에 인가되면 SCP 판별 회로(103)는 ALC 부가 펄스(도 7(d))와 BGP(도 7(d))를 발생한다.When the SCP of FIG. 7 (c) is applied to the SCP discrimination circuit 103, the SCP discrimination circuit 103 generates an ALC addition pulse (FIG. 7 (d)) and a BGP (FIG. 7 (d)).

도 8은 SCP 판별 회로(103)의 구체 회로 예를 도시하는 것으로 입력 단자(113)에는 도 7(c)의 SCP가 인가된다. 제1 비교기(114)의 기준 전압은 3V로, 제2 비교기(115)의 기준 전압은 5V로 설정되어 있다. 이 때문에, 제1 비교기(114)의 출력단에는 시각 t1에서, 제2 비교기(115)의 출력단에는 시각 t2에서 「H」레벨의 펄스가 발생하고 에지 검출 회로(116) 및 (117)이 그 에지를 검출한다. 그래서, R-SFF(118)의 Q 출력에는 도 7(d)의 신호가 얻어진다. 또, 제2 비교기(115)의 출력 단자(119)에는 도 7(b)의 신호가 얻어진다.FIG. 8 shows a concrete circuit example of the SCP discrimination circuit 103, and the SCP of FIG. 7C is applied to the input terminal 113. The reference voltage of the first comparator 114 is set to 3V, and the reference voltage of the second comparator 115 is set to 5V. For this reason, a pulse of the "H" level is generated at the time t1 at the output terminal of the first comparator 114 and at the time t2 at the output terminal of the second comparator 115, and the edge detection circuits 116 and 117 have their edges. Detect. Thus, the signal of Fig. 7 (d) is obtained at the Q output of the R-SFF 118. In addition, the signal of FIG. 7B is obtained at the output terminal 119 of the second comparator 115.

ID 회로(105)는 BGP에 대응하여 현재 도래하고 있는 색 신호가 B-Y 신호인, R-Y 신호인지를 판별하여 분리 회로(107)를 1H마다 전환시킨다. 그 모양을 도 9를 참조하여 설명한다. SECAM 복조기(104)로부터 도 9(a)에 도시하는 신호가 발생하면 분리 회로(107)의 움직임에 의해 스위치(109)에는 도 9(c)의 신호가, 스위치(110)에는 도 9(b)의 신호가 인가된다.The ID circuit 105 determines whether the color signal currently arriving corresponding to the BGP is an R-Y signal, which is a B-Y signal, and switches the separation circuit 107 every 1H. The shape is demonstrated with reference to FIG. When the signal shown in FIG. 9 (a) is generated from the SECAM demodulator 104, the signal of FIG. 9 (c) is transmitted to the switch 109 by the movement of the separation circuit 107, and the signal of FIG. ) Is applied.

여기에서, ALC 부가 펄스 발생 회로(106)와 스위치(108)에 의해 도 7(d)의 타이밍에서 B-Y 신호에 ALC 부가 펄스가 부가된다. 그 구체적인 부가 방법은 PAL와 동일하여 설명을 생략한다.Here, the ALC addition pulse generation circuit 106 and the switch 108 add an ALC addition pulse to the B-Y signal at the timing of Fig. 7 (d). The specific addition method is the same as that of PAL, and description is abbreviate | omitted.

스위치(109), (110)로부터의 신호는 CCDIC(7)에 인가되어 지연됨과 동시에 단자(120), (121)로부터 IC(6)에 인가되고 제1 및 제2 가산기(14) 및 (15)에 인가된다. 제1 클램프 회로(10), LFP(13) 및 제1 ALC 회로(38)를 통과한 B-Y 신호는 CCDIC(7)에 인가되기 전의 신호 레벨로 되돌아가기 때문에, 제1 가산기(14)에 인가되는 2개의 신호 레벨은 동일하게 된다. 제1 가산기(14)에는 1H마다 번갈아 동일한 레벨의 B-Y 신호가 인가되고, 그 출력은 도 9(d)에 도시한 바와 같이 연속적인 B-Y 신호가 얻어진다.The signals from the switches 109 and 110 are applied to the CCDIC 7 and are delayed, and at the same time they are applied from the terminals 120 and 121 to the IC 6 and the first and second adders 14 and 15. Is applied). The BY signal passing through the first clamp circuit 10, the LFP 13, and the first ALC circuit 38 returns to the signal level before being applied to the CCDIC 7, and therefore is applied to the first adder 14. The two signal levels are the same. The first adder 14 is supplied with B-Y signals of the same level alternately every 1H, and its output is obtained with a continuous B-Y signal as shown in Fig. 9 (d).

제2 가산기(15)에 대해서도 같은 동작이 되고, 그 출력은 도 9(e)에 도시하도록 연속적인 R-Y 신호가 얻어진다.The same operation is performed with respect to the second adder 15, and a continuous R-Y signal is obtained so that its output is shown in Fig. 9E.

따라서, 도 10의 회로에 의하면 SECAM 방식의 간헐적인 색 신호를 연속하여 레벨이 일치하는 색 신호로 변환시킬 수 있다. 이 때문에 CCDIC(7)를 PAL의 뒤틀림 보정과 SECAM의 신호의 연속화에 겸용할 수 있고, 정확한 뒤틀림 보정과 레벨을 구비한 신호의 연속화를 수행할 수 있다.Therefore, according to the circuit of Fig. 10, it is possible to convert the intermittent color signal of the SECAM system into a color signal having a consistent level. For this reason, the CCDIC 7 can be used for both distortion correction of PAL and continuation of the signal of SECAM, and signal continuity with accurate distortion correction and level can be performed.

SECAM 방식에서는 제1 및 제2 가산기(14) 및 (15)에 있어서, 신호의 평균화를 구하기 때문에, 출력 레벨이 PAL에 비해 1/2이 된다. 그래서, PAL이 검파된 색 신호의 레벨을 1V로 한다면, SECAM의 것은 2V으로 한다. 그렇게 하면, 제1 및 제2 가산기(14) 및 (15)이후의 색 신호 처리 회로를 겸용할 수 있고, 회로 소자의 대폭적인 저감이 가능하다.In the SECAM method, since the signals are averaged in the first and second adders 14 and 15, the output level is 1/2 of the PAL. Thus, if PAL sets the detected color signal to 1V, SECAM is 2V. By doing so, the color signal processing circuits after the first and second adders 14 and 15 can be used together, and the circuit elements can be significantly reduced.

도 10에서는 SECAM의 ALC 부가 펄스로서 SCP를 이용하고 있기 때문에, 간단히 ACL 부가 펄스를 작성할 수 있다. SCP가 없을 경우에는 PAL의 경우와 같이하여 만들 필요가 있고, 회로 소자의 대폭적인 증가를 초래하고 만다.In Fig. 10, since SCP is used as the ALC addition pulse of SECAM, the ACL addition pulse can be created simply. In the absence of SCP, it needs to be made as in the case of PAL, resulting in a significant increase in circuit elements.

또한, 7(a)의 BGP1은 분주 회로(23)로부터 발생하는 BGP이고, IC(6)의 외부에 유출되는 도 7(b)의 BGP2에 비해 상승이 늦어지고 있다. 이것은 단자(31)에 인가되는 IC 내부용의 BGP으로서, ALC 부가 펄스와 타이밍이 겹쳐지지 않도록 하기 위해 작성되어져 있다.In addition, BGP1 of 7 (a) is BGP which generate | occur | produces from the frequency divider 23, and raises slow compared with BGP2 of FIG.7 (b) which flows out of the IC6. This is a BGP for IC inside applied to the terminal 31, and is designed so that the timing does not overlap with the ALC addition pulse.

그래서, 도 10의 장치에서는 기준 전원(36)의 기준 전압 0.2V를 의지하여 ALC를 걸고 있다. PAL 방식의 수신에서는 동일한 IC 내의 기준 전원(36)을 2개 사용하고 있으므로, 전원 전압이나 저항값의 변동으로 전압값이 변동하였다고 해도 같은 변동을 나타내므로 문제가 없다. 그런데 SECAM 방식의 수신에서는 다른 IC(102)에서 부가 펄스의 레벨이 설정되므로 부가 펄스의 진폭과 기준 전원(36)의 기준 전압 0.2V가 반드시 일치하지는 않는다. 값이 일치하지 않으면 제1 및 제2 가산기(14), (15)에서 가산되는 2개의 신호 레벨이 동일하게 되지 않아 뒤틀림 보정이 악화된다.Therefore, in the apparatus of FIG. 10, ALC is applied by relying on the reference voltage of 0.2 V of the reference power supply 36. Since two reference power supplies 36 in the same IC are used in the reception of the PAL system, even if the voltage value fluctuates due to the fluctuation of the power supply voltage or the resistance value, there is no problem. However, in the SECAM reception, since the level of the additional pulse is set by the other IC 102, the amplitude of the additional pulse and the reference voltage 0.2V of the reference power supply 36 do not necessarily match. If the values do not match, the two signal levels added by the first and second adders 14 and 15 do not become the same and the distortion correction deteriorates.

또, TV 수신기에서는 화이트 발란스 조정을 행하지만, 그 때에는 매트릭스 회로(16)의 출력 신호를 무신호 상태로 하여 직류 신호만이 발생하도록 한다. 예를 들면 B-Y 복조기(2)의 출력 신호를 직류 레벨만으로 하고, 제1 가산기(14) 및 매트릭스 회로(16)를 경유하여 발생시킨다. 이 때에도, 스위치(28)는 동작하고 있고, 부가 펄스가 직류 신호에 중첩되어 출력된다. 그러면 부가 펄스가 직류 레벨을 변동시켜 버려, 화이트 발란스 조정이 잘되지 않는다. 그래서, 부가 펄스를 더하는 것을 그만두는 방법을 생각할 수 있다. 그러나, 도 10의 회로에서 단순히 그와 같은 일을 행하면, 비교기(35)의 정 입력 단자(+)에 인가되는 신호는 부 입력 단자(-)의 것에 비해 0.2V 낮아져 버려, 정확한 ALC 동작이 불가능해질 염려가 있다.In the TV receiver, white balance adjustment is performed, but at that time, the output signal of the matrix circuit 16 is left unsigned so that only a DC signal is generated. For example, the output signal of the B-Y demodulator 2 is made into the DC level only, and is generated via the first adder 14 and the matrix circuit 16. Also at this time, the switch 28 is operating, and the additional pulse is superimposed on a direct current signal and output. The additional pulse causes the DC level to fluctuate, resulting in poor white balance adjustment. So we can think of a way to stop adding an additional pulse. However, if such a thing is simply done in the circuit of Fig. 10, the signal applied to the positive input terminal (+) of the comparator 35 becomes 0.2V lower than that of the negative input terminal (-), so that accurate ALC operation is impossible. There is a risk of sunset.

그래서, 본 발명에서는 도 1과 같은 방법으로 클램프와 ALC를 수행하도록 하고 있다.Therefore, in the present invention, the clamp and the ALC are performed in the same manner as in FIG. 1.

도 1의 (70)은 제1 ALC 회로(38)의 출력 신호와 스위치(111)로부터의 색차 신호를 BGP 기간 중 레벨 비교하고, 클램프용의 제어 신호를 상기 제1 ALC 회로(10)에 인가하는 클램프 검파 회로, (71)은 제1 ALC 회로(38)의 출력 신호와 스위치(111)로부터의 색차 신호를 부가 펄스 기간중 레벨 비교하여 ALC용의 제어 신호를 상기 제1 ALC 회로(38)에 인가하는 ALC 검파 회로, (72)는 화이트 발란스 조정이 수행될 경우에 스위치(28)를 b측으로 전환하는 제어회로이다.1, 70 shows a level comparison between the output signal of the first ALC circuit 38 and the color difference signal from the switch 111 during the BGP period, and applies a control signal for clamping to the first ALC circuit 10. FIG. The clamp detection circuit 71 performs a level comparison between the output signal of the first ALC circuit 38 and the color difference signal from the switch 111 during the additional pulse period, and compares the control signal for the ALC with the first ALC circuit 38. An ALC detection circuit 72 to be applied to the control circuit 72 is a control circuit for switching the switch 28 to the b side when white balance adjustment is performed.

또한, 제1 회로 블럭에 있어서, 도 10과 동일한 회로 블럭에 대해서는 동일한 부호를 붙이고 설명을 생략한다.In addition, in the 1st circuit block, the same code | symbol is attached | subjected about the same circuit block as FIG. 10, and description is abbreviate | omitted.

도 1의 회로에서는 상대값을 기준으로 클램프와 ALC를 수행하고 있다. 즉, 제1 및 제2 가산기(14), (15)에 인가되기 직전의 2개의 신호를 클램프 검파 회로(70)와 ALC 검파 회로(71)에 인가하고 있다. 이 때문에, 전원 전압의 변동, 저항값의 변동이 있어도 가산되는 신호의 교류 레벨은 반드시 동일하게 된다.In the circuit of FIG. 1, a clamp and an ALC are performed based on a relative value. In other words, two signals immediately before being applied to the first and second adders 14 and 15 are applied to the clamp detection circuit 70 and the ALC detection circuit 71. For this reason, even if there is a fluctuation in the power supply voltage and a change in the resistance value, the alternating current level of the added signal is always the same.

또, 화이트 발란스 조정 시에는 제어 회로(72)의 움직임에 의해 부가 펄스가 중첩되지 않게 되지만, ALC 검파 회로(71)에서 비교되는 신호는 모두 부가 펄스를 가지고 있지 않기 때문에 문제 없다. 즉, 부가 펄스가 중첩되어 있지 않은 직류 신호 레벨이 동일하게 되도록 ALC 검파 회로(71)가 동작한다.In addition, in the white balance adjustment, the additional pulses do not overlap due to the movement of the control circuit 72, but since all signals compared by the ALC detection circuit 71 do not have additional pulses, there is no problem. That is, the ALC detection circuit 71 operates so that the DC signal levels at which the additional pulses do not overlap are the same.

이상 상술한 바와 같이, 본 발명에 의하면, 전원 전압이나 저항값이 변동하여도 지연 전과 지연 후의 PAL 방식의 색 신호의 레벨이 동일하게 될 수 있으므로, 양 신호를 가산하면 정확하게 색 신호의 뒤틀림 보정을 수행할 수 있다.As described above, according to the present invention, even if the power supply voltage or the resistance value fluctuates, the level of the color signal of the PAL system before and after the delay can be the same. Can be done.

또, 본 발명에 의하면, ALC부가 펄스를 사용하여 ALC를 수행하고 있으므로 약전계 등에서 색 신호의 레벨이 안정되지 않은 상태에서도 정확히 ALC를 수행할 수 있다.In addition, according to the present invention, since the ALC unit performs ALC using pulses, ALC can be accurately performed even when the level of the color signal is not stable in a weak electric field.

또, 본 발명에 의하면 화이트 발란스 조정 시에 ALC 부가 펄스를 금지하고 있으므로 정확한 화이트 발란스 조정을 수행할 수 있다.In addition, according to the present invention, since the ALC addition pulse is prohibited during white balance adjustment, accurate white balance adjustment can be performed.

Claims

A first adder to which a first color difference signal is applied to one input terminal, a first clamp circuit for clamping a signal delaying the first color difference signal by 1H, and a magnitude of an output signal of the first clamp circuit A first ALC circuit, a clamp detection circuit for applying a clamp control signal to the first clamp circuit by level comparing the output signal of the first ALC circuit and the first color difference signal, and the output of the first ALC circuit. An ALC detection circuit for applying a control signal for ALC to the first ALC circuit by level comparing the signal and the first color difference signal, and inputting the output signal of the first ALC circuit to the other side of the first adder; Color signal demodulation circuit, characterized in that applied to the terminal.

Addition means for adding an ALC addition pulse to a predetermined position of a first color difference signal, a first clamp circuit for clamping a signal that has delayed the first color difference signal for 1H period, operating in response to the timing of generation of the ALC addition pulse, and A first ALC circuit for adjusting the magnitude of the output signal of the first clamp circuit, and a level comparison between the output signal of the first ALC circuit and the first color difference signal to apply a control signal for clamping to the first clamp circuit. And a clamp detection circuit and an ALC detection circuit for applying a control signal for ALC to the first ALC circuit by level comparing the output signal of the first ALC circuit and the first color difference signal. And an output signal to be applied to the other input terminal of the first adder.

Adding means for adding an ALC addition pulse to a predetermined position of the first color difference signal, a first adder to which the first color difference signal is applied to one input terminal, and clamping a signal obtained by delaying the first color difference signal for 1H period. A first clamping circuit, a first ALC circuit operating in correspondence with the timing of the generation of the ALC additional pulses and adjusting the magnitude of an output signal of the first clamp circuit; an output signal of the first ALC circuit and the first color difference; A level detection of the signal and applying a control signal for clamping to the first clamp circuit; and a level comparison between the output signal of the first ALC circuit and the first chrominance signal. An ALC detection circuit applied to the one ALC circuit and a prohibition circuit for prohibiting the operation of the additional means, the output signal of the first ALC circuit being the other input terminal of the first adder; The one to apply color signal demodulating circuit according to claim.