KR100238867B1 - Boosting circuits of semiconductor meory device - Google Patents

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Abstract

본 발명의 승압회로는, 내부전원전압을 펌핑하여 승압된 전압을 출력노드로 출력하는 승압회로에 파워업(power up)시 승압전압의 고속 레벨업을 위해 반도체 메모리 장치의 외부에서 제공되는 외부전원전압의 레벨로 상기 출력노드의 전압레벨을 프리차아지 하는 파워업 프리차아지부를 설치한 것이다.The booster circuit of the present invention is provided with an external power supply external to the semiconductor memory device for a high-level level-up of the booster voltage when powering up the booster circuit that pumps the internal power supply voltage and outputs the boosted voltage to the output node. A power-up precharge unit for precharging the voltage level of the output node at the voltage level is provided.

Description

도체 메모리 장치의 승압회로{BOOSTING CIRCUITS OF SEMICONDUCTOR MEORY DEVICE}BOOSTING CIRCUITS OF SEMICONDUCTOR MEORY DEVICE}

본 발명은 반도체 메모리 디바이스에 적용되는 회로에 관한 것으로, 특히 전압의 펌핑효율을 높이고 래치업의 발생을 억제할 수 있는 반도체 메모리 장치의 승압회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit applied to a semiconductor memory device, and more particularly to a boosting circuit of a semiconductor memory device capable of increasing the pumping efficiency of voltage and suppressing the occurrence of latch-up.

통상적인 휘발성 반도체 메모리 장치에서, 메모리 셀에 차아지된 전압을 레벨의 저하 없이 비트라인에 디벨롭하거나 고속동작의 구현을 위하여 승압전압을 설정된 고전압으로 승압하는 승압회로가 채용되어진다. 이러한 승압회로는 통상적으로 내부전원전압 발생회로로부터 제공되는 내부전원전압을 입력하여 펌핑동작을 수행한다. 상기 내부전원전압 발생회로는 반도체 메모리 장치의 외부로부터 공급되는 외부전압을 입력하여 기준전압을 만드는 기준전압 발생회로로부터 기준전압을 입력하여 내부전원전압을 만든다. 상기 승압회로는 상기 내부전원전압을 2볼트 정도 승압하기 위해 펌핑동작을 수행하는데, 전원공급시 내부전원전압의 레벨업에 따라 실제로 다음과 같은 문제점이 종종 발생하게 된다.In a typical volatile semiconductor memory device, a voltage booster circuit is adopted for developing a voltage charged in a memory cell to a bit line without lowering the level or for boosting the voltage boosted voltage to a predetermined high voltage for high speed operation. Such a boost circuit typically inputs an internal power supply voltage provided from an internal power supply voltage generation circuit to perform a pumping operation. The internal power supply voltage generation circuit generates an internal power supply voltage by inputting a reference voltage from a reference voltage generation circuit that inputs an external voltage supplied from the outside of the semiconductor memory device to generate a reference voltage. The boosting circuit performs a pumping operation to boost the internal power supply voltage by about 2 volts, and the following problems are often caused by the level up of the internal power supply voltage during power supply.

첫째로, 승압회로의 펌핑능력이 부족한 경우에 승압전압을 외부전원전압의 레벨에서 엔모오스 트랜지스터의 드레쉬홀드 전압을 뺀 만큼 프리차아지하게 되면, 파워업시 프리차아지되는 구간이 커지게 된다. 이 구간을 줄이기 위해서는 승압회로내의 펌핑 캐패시턴스를 크게 하여 펌핑능력을 키워야 하는데 그러면 칩의 레이아웃이 커지는 문제가 있다. 레이아웃이 제한된 경우에는 펌핑능력이 부족하여 승압전압의 레벨이 목표레벨에 도달하는데 까지 걸리는 시간이 길어지며, 특히 낮은 전원전압에서는 설정된 승압전압인 고전압을 출력할 수 없게 되고 만다. 예를 들면, 파워업(power up) 동작에 의해 반도체 메모리 장치에 초기 전원을 공급하는 경우가 그러하다.First, when the pumping capability of the boosting circuit is insufficient, if the boosted voltage is precharged by subtracting the threshold voltage of the NMOS transistor from the level of the external power supply voltage, the section to be precharged at power-up becomes large. In order to reduce this section, pumping capacity must be increased by increasing the pumping capacitance in the boosting circuit, which causes a problem that the layout of the chip is increased. If the layout is limited, the pumping capacity is insufficient, so that the time taken for the boosted voltage level to reach the target level becomes longer, and at a low power supply voltage, the high voltage, which is the set boosted voltage, cannot be output. This is the case, for example, when initial power is supplied to the semiconductor memory device by a power up operation.

둘째로, 펌핑능력이 부족할시 승압전압을 외부전원전압의 레벨에서 엔모오스 트랜지스터의 드레쉬홀드 전압을 뺀 만큼 프리차아지하면 래치업이 발생되는 문제가 있다. 즉, 도 1과 같이 피형의 기판 10상의 엔형 웰 20에 소오스 및 드레인 영역을 형성하여 피모오스 트랜지스터를 만든 후, 소오스 또는 드레인의 어느 한 노드에 승압전압 VPP을 인가하고 다른 하나의 노드에 내부전원전압 IVC를 제공하며 바이어스단 22에 바이어스 전압을 VPP로 걸면, 상기 엔형 웰 20내부에는 기생 바이폴라 트랜지스터가 존재하여 래치업을 발생시킨다. 보다 구체적으로, 기생 바이폴라 트랜지스터의 에미터와 베이스간의 전압이 약 0.7볼트 정도차를 가지면 래치업이 필연적으로 발생된다. 즉, 상기 기판 10에 직접적으로 형성된 엔형 모오스 트랜지스터는 프리차아지용 트랜지스터인데 이 트랜지스터의 드레쉬홀트 전압이 0.7볼트 이상이면 래치업의 조건이 만족된다.Second, when the pumping capacity is insufficient, there is a problem that the latch-up occurs when the boost voltage is precharged by subtracting the threshold voltage of the NMOS transistor from the level of the external power supply voltage. That is, as shown in FIG. 1, source and drain regions are formed in the N type well 20 on the substrate 10 to form a PMOS transistor, and then a boosted voltage VPP is applied to one node of the source or drain and an internal power source is applied to the other node. When the voltage IVC is provided and the bias voltage is applied to the bias stage 22 at VPP, parasitic bipolar transistors exist in the N type well 20 to generate a latchup. More specifically, latchup is inevitably generated when the voltage between the emitter and the base of the parasitic bipolar transistor has a difference of about 0.7 volts. In other words, the N-type MOS transistor formed directly on the substrate 10 is a precharge transistor. If the threshold voltage of the transistor is 0.7 volt or more, the latch-up condition is satisfied.

도 2에는 도 1과 같은 피형 모오스 트랜지스터의 구조에서 래치업이 발생될 수 있는 회로 구성이 나타나 있다. 두 개의 피형 모오스 트랜지스터 P1, P2가 있고 도 2와 같이 각 노드에 전압이 인가될 경우에 모오스 트랜지스터의 내부에는 PNPN 또는 NPNP의 레이어가 형성되어 사리스터 구조를 취하므로 사리스터가 턴온되는 조건을 만족시 래치업 현상이 발생되어 회로의 동작을 방해하는 것이다.FIG. 2 illustrates a circuit configuration in which latch up may occur in the structure of the morphed MOS transistor as shown in FIG. 1. When there are two types of Morse transistors P1 and P2 and a voltage is applied to each node as shown in FIG. The latch-up phenomenon occurs at the time of interrupting the operation of the circuit.

도 3에는 종래기술에 따른 승압회로도가 나타나 있다. 도 3의 구조는 피형 모오스 및 엔형 모오스 트랜지스터로 이루어진 다수의 인버터 30, 31, 35, 36, 37와, 펌핑용 모오스 캐패시터 32, 38 및 엔형 모오스 트랜지스터 33, 34, 39, 50, 51로 이루어져 있다. 상기 도 3과 같은 구성을 가지는 승압회로는 승압전압을 내부전압의 레벨에서 엔모오스 트랜지스터의 드레쉬홀드 전압을 뺀 만큼 프리차아지하게 되면, 파워업시 프리차아지되는 구간이 커지게 된다.Figure 3 shows a boost circuit according to the prior art. The structure of FIG. 3 consists of a plurality of inverters 30, 31, 35, 36, 37 consisting of p-type and en-type MOS transistors, and pumping MOS capacitors 32, 38 and en-type MOS transistors 33, 34, 39, 50, 51. . In the boosting circuit having the configuration as shown in FIG. 3, when the boost voltage is precharged by subtracting the threshold voltage of the NMOS transistor from the level of the internal voltage, the precharged section is increased during power-up.

도 5와 도 7에는 각기 도 3의 회로에 따른 파워업시의 승압전압 레벨을 나타낸 그래프와, 승압전압 펌핑의 타이밍도가 나타나 있는데, 이를 참조하면 파워업시 승압전압 VPP 레벨이 내부전원전압 IVC의 레벨보다 낮게 되는 구간이 상당히 길어 래치업을 유발할 수 있는 확률이 큼을 알 수 있다.5 and 7 respectively show graphs showing boosted voltage levels during power-up according to the circuit of FIG. 3 and timing diagrams of boosted voltage pumping. Referring to this, the boosted voltage VPP level at power-up is the level of the internal power supply voltage IVC. It can be seen that the lower interval is quite long, which is likely to cause latchup.

상술한 바와 같이 종래에는 파워업시 전압의 펌핑효율이 낮고 래치업 현상이 종종 발생되는 문제점이 있었다.As described above, there is a problem in that the pumping efficiency of the voltage during power-up is low and the latch-up phenomenon is often caused.

본 발명의 목적은 상기한 종래의 문제점을 해소할 수 있는 반도체 메모리 장치의 승압회로를 제공함에 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a boosting circuit of a semiconductor memory device which can solve the above-mentioned conventional problems.

본 발명의 다른 목적은 전압의 펌핑효율을 높이고 래치업의 발생을 억제할 수 있는 반도체 메모리 장치의 승압회로를 제공함에 있다.Another object of the present invention is to provide a boosting circuit of a semiconductor memory device capable of increasing pumping efficiency of voltage and suppressing occurrence of latch-up.

상기의 목적들을 달성하기 위한 본 발명에 따른 승압회로는, 파워업시 승압전압의 고속 레벨업을 위해 반도체 메모리 장치의 외부에서 제공되는 외부전원전압의 레벨로 승압전압 출력노드를 프리차아지하는 파워업 프리차아지부를 가짐을 특징으로 한다.A boost circuit according to the present invention for achieving the above objects, the power-up to precharge the boost voltage output node to the level of the external power supply voltage provided from the outside of the semiconductor memory device for the high-speed level-up of the boost voltage at power-up It is characterized by having a precharge section.

도 1은 래치업이 발생될 수 있는 기생 바이폴라 트랜지스터 구조를 가진 모오스 트랜지스터의 단면도.1 is a cross-sectional view of a MOS transistor having a parasitic bipolar transistor structure in which latch up may occur.

도 2는 래치업이 발생될 수 있는 모오스 트랜지스터의 회로 구성도.2 is a circuit diagram of a MOS transistor in which latchup may occur.

도 3은 종래 기술에 따른 승압회로도.Figure 3 is a boost circuit diagram according to the prior art.

도 4는 본 발명에 따른 바람직한 실시예에 따른 승압회로도.4 is a boost circuit diagram according to a preferred embodiment of the present invention.

도 5는 도 3의 회로에 따른 파워업시의 승압전압 레벨을 나타낸 도면.FIG. 5 is a diagram illustrating a boosted voltage level during power up according to the circuit of FIG. 3. FIG.

도 6은 도 4의 회로에 따른 파워업시의 승압전압 레벨을 나타낸 도면.FIG. 6 is a diagram illustrating a boosted voltage level during power up according to the circuit of FIG. 4. FIG.

도 7은 도 3의 회로에 따른 승압전압 펌핑의 타이밍도.7 is a timing diagram of boosted voltage pumping in accordance with the circuit of FIG.

도 8은 도 4의 회로에 따른 승압전압 펌핑의 타이밍도.8 is a timing diagram of boosted voltage pumping in accordance with the circuit of FIG.

이하 본 발명에 따른 바람직한 실시예가 첨부된 도면을 참조하여 상세히 설명되어질 것이다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 4에는 본 발명에 따른 승압회로도가 도시된다. 도 6에는 도 4의 회로에 따른 파워업시의 승압전압 레벨을 나타낸 도면이 도 5와 대비되어 나타나 있다. 도 8은 도 4의 회로에 따른 승압전압 펌핑의 타이밍도이다.4 shows a boost circuit according to the present invention. FIG. 6 is a view illustrating a boosted voltage level during power-up according to the circuit of FIG. 4 in comparison with FIG. 5. 8 is a timing diagram of boosted voltage pumping according to the circuit of FIG. 4.

도 4를 참조하면, 본 실시예에 따른 반도체 메모리 장치의 승압회로는 기본적으로 도 3의 구성과 같이, 인버터 30, 31를 통하여 비반전된 내부클럭 OSC에 일측 플레이트가 연결된 제1펌핑캐패시터 32와, 내부전원전압 IVC를 드레인 및 게이트단자로 공통수신하고 소오스단자가 상기 제1펌핑캐패시터 32의 타측 플레이트에 연결된 제1펌핑 트랜지스터 33와, 상기 제1펌핑 트랜지스터 33의 소오스단자에 드레인 및 게이트단자가 공통 연결되어 소오스 단자로 제1펌핑전압을 출력하는 제2펌핑 트랜지스터 34와, 세 개의 인버터 35, 36, 37을 통하여 반전된 내부클럭에 일측 플레이트가 연결된 제2펌핑캐패시터 38과, 내부전원전압 IVC를 드레인 및 게이트단자로 공통수신하고 소오스단자가 상기 제2펌핑캐패시터 38의 타측 플레이트에 연결된 제3펌핑 트랜지스터 39와, 상기 제2, 제3 펌핑 트랜지스터 38, 39의 소오스단자의 접속점에 드레인 및 게이트단자가 공통 연결되어 소오스 단자인 승압전압 출력노드로 최종 펌핑된 전압을 승압전압으로서 출력하는 제4펌핑 트랜지스터 40과, 외부전원전압 EVC를 드레인 및 게이트단자로 수신하여 상기 승압전압 출력노드를 프리차아지하는 선충전 트랜지스터 41을 포함한다.Referring to FIG. 4, the boosting circuit of the semiconductor memory device according to the present exemplary embodiment may include a first pumping capacitor 32 having one side plate connected to an internal clock OSC that is not inverted through inverters 30 and 31, as in the configuration of FIG. 3. And a first pumping transistor 33 having a common reception of the internal power supply voltage IVC as a drain and a gate terminal, and a source terminal of which is connected to the other plate of the first pumping capacitor 32, and a drain and a gate terminal of the source terminal of the first pumping transistor 33. A second pumping transistor 34 connected in common and outputting a first pumping voltage to a source terminal, a second pumping capacitor 38 having one side plate connected to an internal clock inverted through three inverters 35, 36, and 37, and an internal power supply voltage IVC And a third pumping transistor 39 connected to the other plate of the second pumping capacitor 38 and having a common terminal as a drain and a gate terminal. A fourth pumping transistor 40 for connecting the drain and gate terminals of the second and third pumping transistors 38 and 39 to the source terminals of the second and third pumping transistors in common, and outputting the final pumped voltage as a boosting voltage as a boosting voltage output node; And a precharge transistor 41 which receives the power supply voltage EVC as a drain and a gate terminal and precharges the boosted voltage output node.

상기의 구성에서, 파워업시 상기 승압전압의 고속 레벨업이 되도록 상기 외부전원전압 EVC의 레벨로 상기 승압전압 출력노드 VPP를 프리차아지하기 위해 상기 제2펌핑캐패시터 38의 일측 플레이트와 상기 승압전압 출력노드 VPP사이에 연결된 파워업 프리차아지부 100가 본 발명의 고유한 목적을 달성하기 위해 제공된다.In the above configuration, one side plate of the second pumping capacitor 38 and the boosted voltage output for precharging the boosted voltage output node VPP to the level of the external power supply voltage EVC such that the boosted voltage is rapidly leveled up during power-up. A power-up precharge unit 100 connected between the nodes VPP is provided to achieve the unique purpose of the present invention.

상기 파워업 프리차아지부 100는, 파워업시 상기 승압전압이 고속으로 레벨업 되도록 상기 외부전원전압 EVC의 레벨로 상기 승압전압 출력노드 VPP를 프리차아지하기 위해, 상기 반전된 내부클럭에 응답하여 타측 플레이트에 접속된 부스팅 노드를 부스팅하는 펌핑캐패시터 C1와, 상기 부스팅 노드에 내부전원전압 IVC를 제공하는 펌핑 트랜지스터 T5와, 드레인 단자로 상기 외부전원전압 EVC를 입력하며 소오스 단자가 상기 승압전압 출력노드 VPP에 연결된 파워업 프리차아지용 트랜지스터 T1과, 파워업시에 제공되는 제어신호 VCCH를 반전하는 인버터 I1와, 상기 인버터 I1의 출력을 드레인단자로 수신하고 게이트단자로 상기 내부전원전압 IVC를 입력하는 구동용 트랜지스터 T3과, 상기 구동용 트랜지스터 T3의 소오스단자에 게이트단자가 연결되고 상기 부스팅 노드에 드레인단자가 연결되며 소오스단자가 상기 파워업 프리차아지용 트랜지스터 T1의 게이트에 연결된 전송용 트랜지스터 T2와, 파워업시에 제공되는 제어신호 VCCH를 게이트단자로 수신하고 드레인 소오스 채널이 상기 파워업 프리차아지용 트랜지스터 T1의 게이트단자와 접지간에 연결되어 파워업 구간의 종료후에 상기 승압전압 출력노드가 상기 외부전원전압 EVC의 레벨로 프리차아지되는 것을 금지하는 프리차아지 금지용 트랜지스터 T4로 구성된다.The power-up precharge unit 100 is configured to recharge the boosted voltage output node VPP to the level of the external power supply voltage EVC so that the boosted voltage is leveled up at high speed during power-up. A pumping capacitor C1 for boosting a boosting node connected to the plate, a pumping transistor T5 for providing an internal power supply voltage IVC to the boosting node, and an input of the external power supply voltage EVC to a drain terminal, and a source terminal of the boosting voltage output node VPP. A drive-up precharge transistor T1 connected to the inverter; an inverter I1 for inverting the control signal VCCH provided at power-up; and a drive for receiving an output of the inverter I1 as a drain terminal and inputting the internal power supply voltage IVC to a gate terminal. A boosting terminal connected to a transistor T3 and a source terminal of the driving transistor T3; A drain terminal is connected to a node, and a source terminal receives a transfer transistor T2 connected to a gate of the power-up precharge transistor T1, a control signal VCCH provided at power-up, as a gate terminal, and a drain source channel is connected to the power-up free node. And a precharge inhibiting transistor T4 connected between the gate terminal of the charge transistor T1 and the ground to prohibit the boosted voltage output node from being precharged to the level of the external power supply voltage EVC after the end of the power-up period.

상기한 구성에 의해, 상기 승압회로가 동작을 초기 시작하게 되는 파워업 구간에서의 동작은 다음과 같다. 반도체 메모리 장치에 초기 외부전원전압 EVC를 공급하는 동작, 즉, 파워업시에 제공되는 제어신호 VCCH가 도 8의 파형 VCCH와 같이 "로우" 레벨인 동안에는 상기 외부전원전압 EVC의 레벨로 상기 승압전압 출력노드 VPP가 프리차아지된다. 왜냐하면, 상기 내부클럭 OSC가 "하이" 펄스로서 출력되는 상태에서 부스팅 노드 B는 트랜지스터 T5에 의해 IVC-Vtn의 전압 레벨로 프리차아지되고 트랜지스터 T2의 게이트단자 C도 IVC-Vtn으로 프리차아지되어 트랜지스터 T1의 게이트 단자 D에는 IVC-2Vtn의 레벨로서 일단 나타난 후, 상기 내부클럭 OSC가 로우펄스로서 출력되는 상태에서 상기 캐패시터 C1의 일측 플레이트가 인버터 37을 통해 "하이" 펄스를 수신하므로, 상기 부스팅 노드 B는 상기 펌핑캐패시터 C1의 작용에 의해 2IVC-Vtn으로 부스팅되고 트랜지스터 T1의 게이트 단자 D에는 2IVC-2Vtn의 레벨로서 레벨업되면서 상기 트랜지스터 T1을 풀리(fully) "턴온"시키기 때문에, 상기 승압전압 출력노드 VPP는 상기 외부전원전압 EVC의 레벨로서 프리차아지된다. 여기서, 정상적으로 상기 외부전원전압 EVC의 레벨로 상기 출력노드 VPP를 프리차아지 하기 위해서는 적어도 IVC레벨이 3Vtn이상이 되게 하는 것이 바람직하다.With the above configuration, the operation in the power-up section in which the boosting circuit initially starts operation is as follows. Supplying the boosted voltage to the level of the external power supply voltage EVC while supplying the initial external power supply voltage EVC to the semiconductor memory device, that is, while the control signal VCCH provided at power-up is at a "low" level as shown by the waveform VCCH of FIG. 8. Node VPP is precharged. Because the boosting node B is precharged to the voltage level of IVC-Vtn by the transistor T5 and the gate terminal C of the transistor T2 is precharged to IVC-Vtn while the internal clock OSC is output as a "high" pulse. The gate terminal D of the transistor T1 appears once as the level of IVC-2Vtn, and then the one side plate of the capacitor C1 receives the "high" pulse through the inverter 37 while the internal clock OSC is output as a low pulse. Since the node B is boosted to 2IVC-Vtn by the action of the pumping capacitor C1 and the transistor T1 is " turned on " The output node VPP is precharged as the level of the external power supply voltage EVC. Here, in order to precharge the output node VPP to the level of the external power supply voltage EVC normally, at least the IVC level is preferably 3 Vtn or more.

한편, 반도체 메모리 장치의 외부로부터 공급되는 외부전원전압 EVC가 도 6에 도시된 바와 같이 일정한 전압 레벨 이상으로 상승되어 파워업 구간이 종료되면, 제어신호 VCCH가 "하이"로 천이된다. 상기 제어신호 VCCH가 도 8의 파형 VCCH와 같이 "하이" 레벨로 천이되면, 트랜지스터 T4가 "턴온"되어 도 4의 노드 D가 접지 레벨로 되어 프리차아지용 트랜지스터 T1이 "턴오프"된다. 또한, 인버터 I1에 의해 반전된 신호를 구동용 트랜지스터 T3를 통해 게이트로 입력하는 전송 트랜지스터 T2가 "턴오프" 상태로 되므로 외부전원전압 EVC의 레벨로의 프리차아지 동작은 더 이상 일어나지 않는다. 이 시점에서는 상기 승압회로가 정상적인 동작을 개시하여 목표레벨로 고전압 VPP를 출력하므로서 상기한 바와 같이 외부전원전압 EVC의 레벨의 프리차이지 동작이 정지되고, 목표된 레벨로 승압된 내부 노드 A의 승압전압이 출력된다.On the other hand, when the external power supply voltage EVC supplied from the outside of the semiconductor memory device rises above a certain voltage level as shown in FIG. 6 and the power-up period ends, the control signal VCCH transitions to "high". When the control signal VCCH transitions to the "high" level as in the waveform VCCH of FIG. 8, the transistor T4 is "turned on" and the node D of FIG. 4 is turned to the ground level, and the precharge transistor T1 is "turned off". In addition, since the transfer transistor T2 for inputting the signal inverted by the inverter I1 to the gate through the driving transistor T3 is in a "turn off" state, the precharge operation to the level of the external power supply voltage EVC no longer occurs. At this point, the booster circuit starts normal operation and outputs the high voltage VPP to the target level, so that the precharge operation of the level of the external power supply voltage EVC is stopped as described above, and the boosted voltage of the internal node A boosted to the target level. Is output.

즉, 본 발명의 실시예에 따른 도 4는 파워업에 의해 외부전원전압 EVC를 반도체 메모리 장치에 처음으로 공급할 때에는 파워업 프리차아지부 100에 의해 승압전압 출력노드 VPP를 외부전원전압 EVC의 레벨로 고속 프리차아지시키고, 메모리 장치내의 내부전원전압 IVC가 일정 레벨 이상으로 상승될 때 논리 "하이"로 입력되는 제어신호 VCCH에 승압회로에 의해 승압된 전압을 출력한다.That is, FIG. 4 according to an embodiment of the present invention shows the step-up voltage output node VPP to the level of the external power supply voltage EVC by the power-up precharge unit 100 when the external power supply voltage EVC is first supplied to the semiconductor memory device by power-up. A high-speed precharge is performed, and when the internal power supply voltage IVC in the memory device rises above a certain level, the voltage boosted by the boosting circuit is output to the control signal VCCH inputted to logic "high".

이러한 동작을 수행하는 상기 파워업 프리차아지부 100은 승압회로의 펌핑능력이 부족할 경우에 유용하게 되며 간단한 회로 구성만으로 종래의 문제점을 해결할 수 있게 되는 이점을 가진다.The power-up precharge unit 100 performing such an operation is useful when the boosting circuit lacks the pumping capability and has the advantage that the conventional problem can be solved by only a simple circuit configuration.

상술한 바와 같이 본 발명에 의하면 전압의 펌핑 효율을 높이고 파워업시 래치업의 발생을 억제하는 효과가 있다.As described above, the present invention has the effect of increasing the pumping efficiency of the voltage and suppressing the occurrence of latch-up upon power-up.

Claims (6)

반도체 메모리 장치에서 내부전원전압을 펌핑하여 승압전압 출력노드를 통해 출력하는 승압회로에 있어서,A boosting circuit for pumping an internal power supply voltage in a semiconductor memory device and outputting the same through a boosting voltage output node. 파워업시 승압전압의 고속 레벨업을 위해 반도체 메모리 장치의 외부에서 제공되는 외부전원전압의 레벨로 상기 승압전압 출력노드를 프리차아지하는 파워업 프리차아지부를 가짐을 특징으로 하는 반도체 메모리 장치의 승압회로.Step-up of the semiconductor memory device, characterized in that it has a power-up precharge unit for precharging the boosted voltage output node to the level of the external power supply voltage provided from the outside of the semiconductor memory device for the high-speed level-up of the boosted voltage during power-up Circuit. 비반전된 내부클럭에 일측 플레이트가 연결된 제1펌핑캐패시터와, 내부전원전압을 드레인 및 게이트단자로 공통수신하고 소오스단자가 상기 제1펌핑캐패시터의 타측 플레이트에 연결된 제1펌핑 트랜지스터와, 상기 제1펌핑 트랜지스터의 소오스단자에 드레인 및 게이트단자가 공통연결되어 소오스 단자로 제1펌핑전압을 출력하는 제2펌핑 트랜지스터와, 반전된 내부클럭에 일측 플레이트가 연결된 제2펌핑캐패시터와, 내부전원전압을 드레인 및 게이트단자로 공통수신하고 소오스단자가 상기 제2펌핑캐패시터의 타측 플레이트에 연결된 제3펌핑 트랜지스터와, 상기 제2,3 펌핑 트랜지스터의 소오스단자의 접속점에 드레인 및 게이트단자가 공통연결되어 소오스 단자인 승압전압 출력노드로 최종 펌핑된 전압을 승압전압으로서 출력하는 제4펌핑 트랜지스터와, 외부전원전압을 드레인 및 게이트단자로 수신하여 상기 승압전압 출력노드를 프리차아지하는 선충전 트랜지스터를 포함하는 반도체 메모리 장치의 승압회로에 있어서:A first pumping capacitor having one side plate connected to the non-inverted internal clock, a first pumping transistor in which an internal power supply voltage is commonly received by a drain and a gate terminal, and a source terminal of which is connected to the other plate of the first pumping capacitor; A second pumping transistor having a drain and a gate terminal connected to the source terminal of the pumping transistor and outputting a first pumping voltage to the source terminal, a second pumping capacitor having one plate connected to the inverted internal clock, and an internal power supply voltage And a third pumping transistor commonly received through the gate terminal and having a source terminal connected to the other plate of the second pumping capacitor and a drain terminal and the gate terminal connected to the connection terminals of the source terminals of the second and third pumping transistors, respectively. A fourth pumping transformer that outputs the final pumped voltage as the boosted voltage to the boosted voltage output node; In the master, and a step-up circuit of the semiconductor memory device that includes receiving an external supply voltage to the drain and gate terminal of the precharge transistor of the charge-free to the step-up voltage output node: 파워업시 상기 승압전압의 고속 레벨업이 되도록 상기 외부전원전압의 레벨로 상기 승압전압 출력노드를 프리차아지 하기 위해 상기 제2펌핑캐패시터의 일측 플레이트와 상기 승압전압 출력노드 사이에 연결된 파워업 프리차아지부를 가짐을 특징으로 하는 반도체 메모리 장치의 승압회로.A power-up precharge connected between one side plate of the second pumping capacitor and the boosted voltage output node to precharge the boosted voltage output node to a level of the external power supply voltage so that the boosted voltage is rapidly leveled up at power-up; A boosting circuit of a semiconductor memory device, characterized in that it has a branch. 제2항에 있어서, 파워업 프리차아지부는 상기 반전된 내부클럭에 응답하여 타측 플레이트에 접속된 부스팅 노드를 부스팅하는 펌핑 캐패시터와, 상기 부스팅 노드에 내부전원 전압을 제공하는 펌핑 트랜지스터와, 드레인 단자로 상기 외부전원전압을 수신하며 소오스 단자가 상기 승압전압 출력노드에 연결된 파워업 프리차아지용 트랜지스터와, 파워업시에 제공되는 신호에 응답하여 상기 부스팅 노드상의 부스팅된 전압레벨을 상기 파워업 프리차아지용 트랜지스터의 게이트에 제공하여 파워업시 상기 승압전압의 고속 레벨업이 달성되도록 하는 전송부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 승압회로.The power supply precharge unit of claim 2, wherein the power-up precharge unit is configured to boost a boosting node connected to the other plate in response to the inverted internal clock, a pumping transistor configured to provide an internal power supply voltage to the boosting node, and a drain terminal. A power-up precharge transistor connected to the boosted voltage output node and receiving the external power supply voltage; and a boosted voltage level on the boosting node in response to a signal provided at power-up. And a transfer unit provided to a gate of a transistor to achieve a high level level-up of the boosted voltage at power-up. 제3항에 있어서, 상기 전송부는 파워업시에 제공되는 제어신호를 반전하는 인버터와, 상기 인버터의 출력을 드레인단자로 수신하고 게이트단자로 상기 내부전원전압을 수신하는 구동용 트랜지스터와, 상기 구동용 트랜지스터의 소오스단자에 게이트단자가 연결되고 상기 부스팅 노드에 드레인단자가 연결되며 소오스단자가 상기 파워업 프리차아지용 트랜지스터의 게이트에 연결된 전송용 트랜지스터를 포함함을 특징으로 하는 반도체 메모리 장치의 승압회로.4. The driving circuit of claim 3, wherein the transmission unit is an inverter for inverting a control signal provided at power up, a driving transistor for receiving an output of the inverter as a drain terminal and receiving the internal power supply voltage as a gate terminal; And a transfer transistor connected to a source terminal of the transistor, a drain terminal connected to the boosting node, and a source terminal connected to a gate of the power-up precharge transistor. 제3항에 있어서, 파워업시에 제공되는 상기 제어신호를 게이트단자로 수신하고 드레인 소오스 채널이 상기 파워업 프리차아지용 트랜지스터의 게이트단자와 접지간에 연결되어 파워업 구간의 종료후에 상기 승압전압 출력노드가 상기 외부전원전압으로 프리차아지되는 것을 금지하는 프리차아지 금지용 트랜지스터를 더 가짐을 특징으로 하는 반도체 메모리 장치의 승압회로.The boosted voltage output node of claim 3, wherein the control signal provided at power-up is received through a gate terminal, and a drain source channel is connected between a gate terminal of the power-up precharge transistor and a ground to terminate the power-up period. And a precharge inhibiting transistor for inhibiting the precharge from the external power supply voltage. 반전된 내부클럭에 일측 플레이트가 연결된 제1펌핑캐패시터와, 내부전원전압을 드레인 및 게이트단자로 공통수신하고 소오스단자가 상기 제1펌핑캐패시터의 타측 플레이트에 연결된 제1펌핑 트랜지스터와, 상기 제1펌핑 트랜지스터의 소오스단자에 드레인 및 게이트단자가 공통연결되어 소오스 단자로 제1펌핑전압을 출력하는 제2펌핑 트랜지스터와, 비반전된 내부클럭에 일측 플레이트가 연결된 제2펌핑캐패시터와, 내부전원전압을 드레인 및 게이트단자로 공통수신하고 소오스단자가 상기 제2펌핑캐패시터의 타측 플레이트에 연결된 제3펌핑 트랜지스터와, 상기 제2,3 펌핑 트랜지스터의 소오스단자의 접속점에 드레인 및 게이트단자가 공통연결되어 소오스 단자인 승압전압 출력노드로 최종 펌핑된 전압을 승압전압으로서 출력하는 제4펌핑 트랜지스터와, 외부전원전압을 드레인 및 게이트단자로 수신하여 상기 승압전압 출력노드를 프리차아지하는 선충전 트랜지스터를 포함하는 다아나믹 랜덤 억세스 메모리 장치의 승압회로에 있어서,A first pumping capacitor having one plate connected to the inverted internal clock, a first pumping transistor having a common reception of an internal power supply voltage as a drain and a gate terminal, and a source terminal connected to the other plate of the first pumping capacitor, and the first pumping capacitor A second pumping transistor having a drain and a gate terminal commonly connected to a source terminal of the transistor and outputting a first pumping voltage to the source terminal, a second pumping capacitor having one plate connected to a non-inverted internal clock, and an internal power supply voltage And a third pumping transistor commonly received through the gate terminal and having a source terminal connected to the other plate of the second pumping capacitor and a drain terminal and the gate terminal connected to the connection terminals of the source terminals of the second and third pumping transistors, respectively. A fourth pumping transformer that outputs the final pumped voltage as the boosted voltage to the boosted voltage output node; In the master, and a step-up circuit of the analog dynamic random access memory device comprising receiving an external power supply voltage to the drain and gate terminal of the precharge transistor of the charge-free to the step-up voltage output node, 파워업시 상기 승압전압의 고속 레벨업이 되도록 상기 외부전원전압의 레벨로 상기 승압전압 출력노드를 프리차아지하기 위해, 상기 반전된 내부클럭에 응답하여 타측 플레이트에 접속된 부스팅 노드를 부스팅하는 펌핑 캐패시터와, 상기 부스팅 노드에 내부전원 전압을 제공하는 펌핑 트랜지스터와, 드레인 단자로 상기 외부전원전압을 수신하며 소오스 단자가 상기 승압전압 출력노드에 연결된 파워업 프리차아지용 트랜지스터와, 파워업시에 제공되는 상기 신호를 반전하는 인버터와, 상기 인버터의 출력을 드레인단자로 수신하고 게이트단자로 상기 내부전원전압을 수신하는 구동용 트랜지스터와, 상기 구동용 트랜지스터의 소오스단자에 게이트단자가 연결되고 상기 부스팅 노드에 드레인단자가 연결되며 소오스단자가 상기 파워업 프리차아지용 트랜지스터의 게이트에 연결된 전송용 트랜지스터와, 파워업시에 제공되는 상기 신호를 게이트단자로 수신하고 드레인 소오스 채널이 상기 파워업 프리차아지용 트랜지스터의 게이트단자와 접지간에 연결되어 파워업 구간의 종료후에 상기 승압전압 출력노드가 상기 외부전원전압으로 프리차아지되는 것을 금지하는 프리차아지 금지용 트랜지스터를 가짐을 특징으로 하는 반도체 메모리 장치의 승압회로.A pumping capacitor that boosts the boosting node connected to the other plate in response to the inverted internal clock to precharge the boosted voltage output node to the level of the external power supply voltage so that the boosted voltage is rapidly leveled up at power-up. A pumping transistor for providing an internal power supply voltage to the boosting node, a power-up precharge transistor for receiving the external power supply voltage to a drain terminal and having a source terminal connected to the boost voltage output node; An inverter for inverting a signal, a driving transistor for receiving the output of the inverter as a drain terminal and receiving the internal power supply voltage as a gate terminal, a gate terminal connected to a source terminal of the driving transistor, and a drain at the boosting node. The terminal is connected and the source terminal is the power-up precharge A transmission transistor connected to the gate of the power transistor and the signal provided at power-up are received as a gate terminal, and a drain source channel is connected between the gate terminal of the power-up precharge transistor and ground to terminate the power-up period. And a precharge inhibiting transistor for inhibiting the boosted voltage output node from being precharged to the external power supply voltage.
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