KR100236439B1

KR100236439B1 - Circuit and method for address signal input

Info

Publication number: KR100236439B1
Application number: KR1019960032336A
Authority: KR
Inventors: 시-정 차이; 칭-치 황
Original assignee: 양 딩유안; 윈본드 일렉트로닉스 코포레이션
Priority date: 1996-08-02
Filing date: 1996-08-02
Publication date: 1999-12-15
Also published as: KR19980013729A

Abstract

본 발명은 집적 회로에 어드레스 신호 A₀, A₁, A₂∼A_n-1, A_n를 입력하는 방법에 관한것이다. 상기 집적 회로는 선택 신호를 제공하는 어드레스 디코더를 포함한다.The present invention relates to a method of inputting address signals A ₀ , A ₁ , A _{2 to} A _n-1 , A _n into an integrated circuit. The integrated circuit includes an address decoder for providing a selection signal.

상기의 방법은 첫번째 시간 구간 동안에 어드레스 디코더에 A₁, A₃∼A_n의 값을 입력하고, 그 시간 구간 동안에, 집적 회로에 의한 억세스 동작이 실행되지 않도록 억세스 제어 신호를 디스에이블 시키는 단계와, 두번째 시간 구간 동안에, A₀, A₁, A₂∼A_n-1, A_n의 값에 해당하는 억세스 동작이 실행될 수 있도록 억세스 제어 신호를 인에이블 시키는 단계를 포함한다.The method includes inputting values of A ₁ , A _{3 to} A _{n into} an address decoder during a first time interval, and disabling the access control signal during the time interval such that an access operation by the integrated circuit is not executed. During the second time interval, enabling the access control signal so that an access operation corresponding to the values of A ₀ , A ₁ , A ₂ -A _n-1 , A _n can be executed.

Description

Address signal input circuit and method

본 발명은 어드레스 핀의 수가 감소된 집적 회로에 어드레스 신호를 입력하는 회로와 그 방법을 제공한다.The present invention provides a circuit and method for inputting an address signal to an integrated circuit having a reduced number of address pins.

집적 회로(IC) 공정의 첨단화에 따라, 단일 실리콘 칩 위에 회로의 고집적화가가능하게 되었다. 그 결과, 칩 안의 복잡한 회로는 외부 회로와 연결되기 위하여 더 많은 외부 핀 배열이 필요하게 되었다. 일반적으로 집적 회로의 핀 수가 증가할수록, 집적회로 (IC) 팩키지 비용이 증가한다. 따라서, 집적 회로를 생산하는데 드는 비용은 집적된 회로의 수 보다는 배열된 핀의 수에 의해 좌우된다. 설계자는 때때로 필요한 수보다 더 많은 핀을 가지는 차선책의 집적회로 팩키지를 선택해야만 하는데, 그 이유는 회로 설계시 설계자가 가지고 있는 집적회로 목록중 최선책의 집적회로 패키지의 핀 수보다 하나 또는 그 이상의 핀 수를 필요하기 때문이다. 예를 들면, 퍼스널 컴퓨터 분야에 있어서 가장 널리 사용되는 집적회로 패키지는 100 핀 또는 160 핀을 가지는 쿼드 플랫 패키지(QFP : Quad Flat Package)이다. 만일 회로 집적도의 평가 결과, 설계상 101 또는 102의 외부 핀이 필요하다면, 비용면에서 가장 효과적인 100핀의 쿼드 플랫 팩키지는 사용될 수 없다. 160 핀의 집적회로 팩키지를 사용하면, 집적회로 팩키지 비용이 확실히 증가하게 되고, 인쇄 회로 기판이 커지게 되는 결점이 발생된다. 다른 관점에서, 집적도를 낮추는 경우 이는 집적회로의 시장 경쟁력에 상당한 영향을 받을 것이다.With advances in integrated circuit (IC) processes, high integration of circuits on single silicon chips has become possible. As a result, more complex circuitry within the chip requires more external pinouts to connect to external circuitry. In general, as the pin count of an integrated circuit increases, the cost of an integrated circuit (IC) package increases. Thus, the cost of producing an integrated circuit depends on the number of pins arranged rather than the number of integrated circuits. Designers must sometimes choose a suboptimal integrated circuit package that has more pins than necessary because the number of pins is one or more than the pin count of the best integrated circuit package in the designer's list of integrated circuits. Because it is necessary. For example, the most widely used integrated circuit package in the personal computer field is a quad flat package (QFP) having 100 pins or 160 pins. If the evaluation of circuit density suggests that 101 or 102 external pins are required by design, the most cost-effective 100-pin quad flat package cannot be used. The use of a 160 pin integrated circuit package will certainly increase the cost of the integrated circuit package, resulting in the drawback of larger printed circuit boards. In other respects, lowering the density will have a significant impact on the market competitiveness of integrated circuits.

통상적인 집적회로의 어드레스 핀 배열이 도1에 도시되어 있다.The address pin arrangement of a typical integrated circuit is shown in FIG.

어드레스 신호 A₀∼A_n가 필요하면, 집적 회로는 어드레스 라인을 연결시키기 위하여 n+1의 핀을 필요로 하게된다. 그 다음, 상기 어드레스 핀은 집적 회로(11)내의 어드레스 디코더(13)의 신호 단자 DA₀∼DA_n들에 각각 연결 되어 있다. 어드레스 디코더(13)는 이들 단자들의 신호를 이용하여 칩 선택 신호를 발생킨다.If address signals A _{0 to} A _n are needed, the integrated circuit needs n + 1 pins to connect the address lines. The address pin is then connected to signal terminals DA _{0 to} DA _n of the address decoder 13 in the integrated circuit 11, respectively. The address decoder 13 generates a chip select signal using the signals of these terminals.

도2는 도1의 집적 회로에 리드(read) 또는 라이트(write) 억세스가 행해질 때 어드레스 버스 신호와 (리드/라이트) 신호의 타이밍도를 나타낸 것이다.FIG. 2 shows a timing diagram of an address bus signal and a (read / write) signal when read or write access is made to the integrated circuit of FIG.

일반적으로, 어드레스 버스에서의 신호는 어드레스 값을 디코드 하기 위하여 내부 어드레스 디코더에 셋업 시간을 제공하는 리드/라이트 신호보다 먼저 동작된다.In general, a signal on the address bus is operated before a read / write signal that provides a setup time to an internal address decoder to decode the address value.

리드/라이트 신호가 작동됨에 따라 집적 회로내의 데이터 버스가 외부 데이터 버스와 연결되게 되어 데이터 리드 및 데이터 라이트 동작이 이루어 진다. 도2에서 도시되는 바와 같이, 어드레스 신호 A₀∼A_n는 리드/라이트 신호의 동작동안에만, 즉 구간 t_A동안에만 유효하다.As the read / write signal is activated, the data bus in the integrated circuit is connected to an external data bus, thereby performing data read and data write operations. As shown in Fig. 2, the address signals A _{0 to} A _n are valid only during the operation of the read / write signal, that is, only during the period t _A.

본 발명은 상기 종래의 기술을 감안, 어드레스 핀의 수가 감소된 집적 회로를 갖는 외부 멀티플렉서 회로를 이용하여 어드레스 신호를 입력하는 회로 및 방법을 제공하고자 하는 것이다.SUMMARY OF THE INVENTION In view of the prior art, it is an object of the present invention to provide a circuit and method for inputting an address signal using an external multiplexer circuit having an integrated circuit with a reduced number of address pins.

본 발명에 따른 방법은 (1) 첫 번째 시간 구간 동안에 어드레스 디코더에 A₁, A₃, ∼A_n값을 입력하고, 그 시간 구간 동안에 억세스 동작이 되지 않도록 억세스 제어신호를 디스에이블 시키고; (2) 두 번째 시간 구간 동안에 어드레스 디코더에 A₀, A₁, A₂∼A_n-1의 값을 입력하고, 그 시간 구간 동안에 A₀, A₁, A₂∼A_n-1, A_n의 어드레스 값에 따라 억세스 동작이 될 수 있도록 억세스 제어 신호를 인에이블 시키는 것을 포함한다.The method according to the present invention comprises the steps of: (1) inputting A ₁ , A ₃ , ˜A _n values into the address decoder during the first time interval, and disabling the access control signal to prevent access operation during that time interval; (2) Input the values of A ₀ , A ₁ , A _{2 to} A _{n-1 into} the address decoder during the second time interval, and A ₀ , A ₁ , A _{2 to} A _n-1 , A _n during the time interval. Enabling the access control signal to be an access operation according to the address value of the.

어드레스 신호 A₀, A₁, A₂∼A_n-1, A_n를 입력하는 회로는 어드레스 신호와 멀티플렉서의 값을 받는 어드레스 디코더를 가지는 집적 회로를 포함한다.The circuit for inputting the address signals A ₀ , A ₁ , A _{2 to} A _n-1 , A _n includes an integrated circuit having an address decoder which receives the address signal and the value of the multiplexer.

상기 멀티플렉서는 어드레스 신호 A₀, A₁, A₂∼A_n-1, A_n을 받는 복수 개의 입력 단자를 가지고, 첫 번째 시간 구간 동안에 어드레스 디코더에 A₁, A₃∼A_n의 값을 공급한다. 그 첫 번째 시간 구간 동안에, 집적 회로의 억세스 동작이 실행되지 않도록 억세스 제어 신호를 디스에이블 한다. 상기 멀티플렉서는 두 번째 시간 구간 동안에 어드레스 디코더에 A₀, A₂∼A_n-1의 값을 공급한다. 그 두 번째 시간 구간 동안에 A₀, A₁, A₂∼A_n-1, A_n의 값에 따라 억세스 동작이 실행되도록 억세스 제어 신호가 인에이블 된다.The multiplexer has a plurality of input terminals receiving address signals A ₀ , A ₁ , A ₂ -A _n-1 , A _n , and supplies values of A ₁ , A ₃ -A _{n to} the address decoder during the first time interval. do. During that first time period, the access control signal is disabled such that the access operation of the integrated circuit is not performed. The multiplexer supplies values of A ₀ , A ₂ -A _{n-1 to} the address decoder during the second time interval. During the second time interval, the access control signal is enabled so that the access operation is performed according to the values of A ₀ , A ₁ , A ₂ -A _n-1 , A _n .

이하, 첨부 도면을 참조로 하여 본 발명을 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도3에 도시 되는 바와 같이, 본 발명의 회로는 집적 회로(31)와 복수 개의 멀티플렉서(34)를 포함하여 어드레스 신호 A₀, A₁, A₂∼A_n-1, A_n를 입력한다. 집적 회로(31)는 특정 시간 구간 동안에 어드레스 신호 A₀, A₁, A₂∼A_n-1, A_n를 입력하는 어드레스 입력 라인 DA₀, DA₁, DA₂∼DA_n이 있는 어드레스 디코더(33)를 가진다. 상기 멀티플렉서(34)는 도3에서 도시되는 바와 같이, 어드레스 신호 (A₀, A₁),(A₂, A₃)...(A_n-1, A_n)를 받는 두 개의 입력을 각각 가진다. RWEN 신호의 제어하에서, 멀티플렉서(34)는 첫 번째 시간 구간 동안 어드레스 디코더(33)에 A₁, A₃∼A_n의 값을 입력한다. 상기의 첫 번째 구간 동안, RWEN 신호는 집적 회로가 억세스 동작을 하지 못하도록 디스에이블 된다. 그 후, 멀티플렉서(34)는 두 번째 시간 구간 동안에 어드레스, 디코더(33)에 A₀, A₂∼A_n-1의 값을 공급한다.As shown in Fig. 3, the circuit of the present invention includes an integrated circuit 31 and a plurality of multiplexers 34 to input address signals A ₀ , A ₁ , A _{2 to} A _n-1 , A _n . The integrated circuit 31 includes an address signal _{_{_{A 0, A 1, A 2}}} ~A n-1, A n address input lines for inputting the DA _0, DA _1, DA ₂ with _n ~DA address decoder during a specific time interval ( 33). The multiplexer 34 receives two inputs that receive address signals A ₀ , A ₁ , A ₂ , A ₃ ... A _n-1 , A _n , respectively, as shown in FIG. Have Under the control of the RWEN signal, the multiplexer 34 inputs the values of A ₁ , A ₃ -A _{n to} the address decoder 33 during the first time interval. During the first period, the RWEN signal is disabled to prevent the integrated circuit from accessing. Thereafter, the multiplexer 34 supplies the address, A ₀ , A ₂ -A _{n -1 to} the decoder 33 during the second time period.

상기 두 번째 구간 동안에 RWEN 신호는 집적 회로에 의해 억세스 동작이 실행될 수 있도록 인에이블 된다. 상기와 관련된 타이밍도는 도4에 나타나 있다.During the second period, the RWEN signal is enabled by the integrated circuit so that an access operation can be performed. The timing diagram related to this is shown in FIG.

집적 회로(31)는 첫 번째 시간 구간 동안에 A₁, A₃∼A_n의 값을 랫치하여, 그 랫치된 값을 어드레스 디코더(33)로 출력시키는 어드레스 랫치(35)를 포함한다.The integrated circuit 31 includes an address latch 35 for latching the values of A ₁ , A _{3 to} A _n during the first time interval, and outputting the latched values to the address decoder 33.

선택신호로서 멀티플렉서(34)에 입력되는 상기 RWEN 신호는 리드신호와 라이트 신호를 논리곱(AND) 함으로써 얻어진다. 상기 RWEN 신호는 또한 어드레스 랫치(35)를 인에이블 시키는 신호이기도 하다. 상기 RWEN 신호는 집적 회로의 하나의 외부 핀(미도시)을 경유하여 어드레스 랫치(35)에 입력되거나 또는 집적 회로(31)내의 AND 게이트(37) 에 의해 집적 회로 내에서 생성될 수 있다.The RWEN signal input to the multiplexer 34 as the selection signal is obtained by ANDing the read signal and the write signal. The RWEN signal is also a signal that enables the address latch 35. The RWEN signal may be input into the address latch 35 via one external pin (not shown) of the integrated circuit or may be generated within the integrated circuit by an AND gate 37 in the integrated circuit 31.

도4에 도시되는 바와 같이, RWEN 신호가 로직 하이인 구간 t_s에서 멀티플렉서(34)의 단자 Z₁∼Z_m는 A₁, A₃∼A_n을 출력한다. 따라서, 집적 회로(31)의 핀 A₁'∼A_m'은 A₁, A₃∼A_n의 값을 입력한다. 이 시간구간 동안에, 집적 회로(31)내 어드레스 랫치(35)의 입력 (LA₁' ∼LA_m')과 출력 (LA₁, LA₃,∼LA_m)은 A₁, A₃∼A_n의 값을 가진다. 이 구간 동안에 어드레스 디코더(33)의 입력 라인 DA₀, DA₁, DA₂∼, DA_n은 A₁, A₁, A₃, A₃∼A_n, A_n의 값을 받는다. 비록 이 어드레스 값이 잘못된 값이라 하더라도 집적회로(31)는 RWEN 신호의 비동작으로 인한 그 잘못된 어드레스에 따라 실제 억세스 동작을 실행하지 않을 것이다. 일단 RWEN 신호가 로직 로우로 바뀌면, 어드레스 랫치(35)는 이에 응답하여 턴오프되고, 라인 LA₁, LA₃∼LA_m은 A₁, A₃∼A_n의 값을 유지한다. 상기의 시간 구간 동안에, 멀티플렉서(34)는 핀 0의 입력으로 시프트된다. 단자 Z₁∼Z_m는 A₀, A₂∼A_n-1의 값을 출력하고, 집적 회로(31)의 핀 A₁', A₂' ∼A_m'과, 어드레스 디코더(33)의 DA₀, DA₂∼DA_n-1는 A₀, A₂∼A_n-1의 값을 입력한다.As shown in Fig. 4, the terminals Z _{1 to} Z _m of the multiplexer 34 output A ₁ and A _{3 to} A _n in the period t _s in which the RWEN signal is logic high. Therefore, the pins A ₁ 'to A _m ' of the integrated circuit 31 input values of A ₁ and A _{3 to} A _n . During this time interval, the integrated circuit 31 within the address input of the latch _{(35) (LA 1 '~LA} m') and the output of the (LA _1, LA _3, ~LA _m) is A _1, A ₃ ~A _n Has a value. During this period, the input lines DA ₀ , DA ₁ , DA ₂ to DA _n of the address decoder 33 receive values of A ₁ , A ₁ , A ₃ , A _{3 to} A _n , and A _n . Even if this address value is wrong, the integrated circuit 31 will not execute the actual access operation according to the wrong address due to the inoperation of the RWEN signal. Once the RWEN signal turns logic low, the address latch 35 is turned off in response, and the lines LA ₁ , LA ₃ -LA _m maintain the values of A ₁ , A ₃ -A _n . During this time period, multiplexer 34 is shifted to the input of pin 0. The terminals Z _{1 to} Z _m output values A ₀ , A _{2 to} A _{n -1} , and the pins A ₁ ′, A ₂ ′ to A _m ′ of the integrated circuit 31, and DA of the address decoder 33. _0, DA ₂ ~DA _n-1 inputs a value of _{_{_{a 0, a 2 ~A n-}}} 1.

비록 상기 구간 동안에 LA₁∼LA_m이 A₀, A₂∼A_n-1의 값을 가지더라도, 어드레스 랫치(35)의 비동작 상태로 인하여 LA₁(DA₁), LA₃(DA₃)∼LA_m(DA_m)의 값은 여전히 A₁, A₃, A₅∼A_n가 된다. 그러므로 도4의 t_A구간 동안에, 어드레스 디코더(33)에 의한 값은 억세스 동작에 필요한 A₀, A₁, A₂∼A_n-1, A_n이다.Even during the period LA ₁ ~LA _m yi A _0, A _2, even if the value of the ~A _n-1, due to the non-operating state of the address latch _{_{(35) LA 1 (DA 1}} ), LA 3 (DA 3) The value of ˜LA _m (DA _m ) is still A ₁ , A ₃ , A _{5 to} A _n . Therefore, during the t _A period in Fig. 4, the values by the address decoder 33 are A ₀ , A ₁ , A _{2 to} A _n-1 , A _n necessary for the access operation.

멀티플렉서(34)가 첨부된 청구항의 보호 범위내에 있는 어드레스 신호 A₀, A₁, A₂∼A_n-1, A_n를 받는데는 여러가지 다른 방법이 있다.예를들면, 첫 번째 멀티플렉서(34)는 어드레스 신호 A₀·A_(n+1)/2를 받고, 두 번째 멀티플렉서(34)가 입력 A₁·A_(n+3)/2를 받으며, 세 번째 멀티플렉서(34)가 입력 A₂·A_(n+5)/2를 받을 수 도 있다. 이러한 배열에서, 첫 번째 구간 동안에 A_(n+1)/2, A_(n+3)/2∼A_n는 어드레스 디코더(33)에 입력되며, 이때 리드/라이트 신호는 디스에이블 된다. 그리고, 두 번째 구간 동안에 A₀, A₁∼A_(n+1)/2는 어드레스 디코더(33)에 입력되며, 이때 리드/라이트 신호는 억세스 동작이 가능하도록 인에이블 된다. 또한, 상기 실시예 및 첨부한 도면의 관점에서 볼때, 본 발명의 또 다른 변형으로써 첫 번째 시간 구간 동안에 어드레스 디코더에 A₀, A₂∼A_n-1의 값을 입력하고 그리고 두 번째 시간 구간 동안에 어드레스 디코더에 A₁, A₃∼A_n의 값을 입력하는 것이 가능하다.There are several different ways in which the multiplexer 34 receives address signals A ₀ , A ₁ , A ₂ -A _n-1 , A _n within the protection scope of the appended claims. For example, the first multiplexer 34 Receives the address signal A ₀ A _{(n + 1) / 2} , the second multiplexer 34 receives the input A ₁ A _{(n + 3) / 2} , and the third multiplexer 34 receives the input A ₂ You can also get A _{(n + 5) / 2} . In this arrangement, A _{(n + 1) / 2} and A _{(n + 3) / 2 to} A _n are input to the address decoder 33 during the first interval, _where the read / write signal is disabled. During the second interval, A ₀ , A _{1 to} A _{(n + 1) / 2} are input to the address decoder 33, and at this time, the read / write signal is enabled to enable the access operation. In addition, in view of the above embodiment and the accompanying drawings, as another variant of the present invention, the values of A ₀ , A _{2 to} A _{n −1} are input to the address decoder during the first time interval and during the second time interval. It is possible to input values of A ₁ and A _{3 to} A _{n into} the address decoder.

도1은 종래 기술에서의 어드레스 핀 배열도.1 is an address pin arrangement diagram in the prior art.

도2는 도1의 각 신호에 대한 타이밍도.2 is a timing diagram for each signal of FIG.

도3은 본 발명의 블럭도.3 is a block diagram of the present invention.

도4는 본 발명에 의한 각 신호의 타이밍도.4 is a timing diagram of each signal according to the present invention;

따라서, 본 발명에 따르면 집적회로의 어드레스 핀을 감소 시키면서도 회로의 고집적도를 유지할 수 있는 효과를 갖는다.Therefore, according to the present invention, it is possible to reduce the address pin of the integrated circuit while maintaining the high density of the circuit.

Claims

A method of inputting address signals A ₀ , A ₁ , A _{2 to} A _{n -1} , A _n into an integrated circuit comprising an address decoder for providing a (correction) selection signal, the method comprising: Inputting an address signal A ₁ , A _{3 to} A _n and disabling an access control signal to prevent an access operation from being executed according to the address signal during the first period; Input address signals A ₀ , A ₂ -A _n-1 to the address decoder during a second time interval, and input signals A ₀ , A ₁ , A ₂ -A _n-2 , A _n during the second period. And enabling the access control signal to execute an access operation.

(Correct) The address signal input method according to claim 1, wherein the address decoder inputs values of A ₁ , A ₁ , A ₃ , A ₃ to An, A _n during the first period.

(Correction) A circuit for inputting address signals A ₀ , A ₁ , A _{2 to} A _n-1 , A _n , the circuit comprising: an integrated circuit having an address decoder; And a multiplexer means having a plurality of input terminals for receiving the address signals A ₀ , A ₁ , A _{2 to} A _n-1 , An, wherein the multiplexer means includes A ₁ , Supply A _{3 to} A _n and disable the access control signal to prevent the access operation from being executed during the first time interval, and supply A ₀ , A _{2 to} A _n-1 to the address decoder during the second time interval. And enabling an access control signal to perform an access operation according to address values A ₀ , A ₁ , A ₂ -A _n-1 , A _n during the second time interval.

(Correct) The address signal input circuit according to claim 3, wherein the integrated circuit further comprises an address latch for supplying values of A ₁ , A _{3 to} A _n to the address decoder during the first time interval.

A method of inputting the address signals A ₀ , A ₁ , A _{2 to} A _nl , A _n into an integrated circuit including an address decoder for providing a (correction) selection signal, wherein A is input to the address decoder during a first time interval. inputting a value of _{(n + 1) / 2} , A _{(n + 3) / 2 to} A _n , and disabling the access control signal to prevent an access operation from being executed during the time period; During the second time interval, a value of A ₀ , A _{1 to} A _{(n-1) / 2} is input to the address decoder, and the address signals A ₀ , A ₁ , A _{2 to} A _n − during the second time interval. ₁ , enabling the access control signal to perform an access operation in accordance with A _n .

(Correct) The address signal input method according to claim 5, wherein the address decoder inputs values of A ₁ , A ₁ , A ₃ , A _{3 to} A _n , A _n during the first time interval.

(Correction) A circuit for inputting address signals A ₀ , A ₁ , A _{2 to} A _n-1 , A _n , the circuit comprising: an integrated circuit having an address decoder; And the adjuster let the decoder and the address signal _{_{_{A 0, A 1, A 2}}} ~A n-1, consists of a multiplexer means having a plurality of input terminals to receive the A _n, the multiplexer means during a first time interval A ₍ supplies a value of _{n + 1) / 2} , A _{(n + 3) / 2 to} A _n , and disables an access control signal to prevent an access operation from being executed during the first interval, and during a second time interval, The decoder supplies the values A ₀ , A ₁ -A _{(n-1) / 2} , and during the second time interval, accesses according to the address values A ₀ , A ₁ , A ₂ -A _n-1 , A _n An address signal input circuit for enabling an access control signal to execute an operation.

(Correct) The address signal input according to claim 7, further comprising an address latch for supplying values of A ₁ , A _{3 to} A _n to the address decoder during the first time interval.

A method of inputting address signals A ₀ , A ₁ , A _{2 to} A _n-1 , A _n into an integrated circuit comprising an address decoder for providing a (correction) selection signal, wherein during the first time interval, the address decoder Inputting a value of A ₀ , A ₂ ˜A _n−1 into the terminal, and disabling an access control signal to prevent an access operation from being executed by the integrated circuit during the first time interval; During a second time interval, a value of A ₁ , A _{3 to} A _n is input to the address decoder, and according to the address signals A ₀ , A ₁ , A _{2 to} A _n-1 , A _n during the second time interval. Enabling the access control signal to execute an access operation.

(Correct) The address signal input method according to claim 9, wherein the address decoder inputs values of A ₀ , A ₀ , A ₂ , A _{2 to} A _n-1 , A _n-1 during the first time interval.

(Correction) A circuit for inputting address signals A ₀ , A ₁ , A _{2 to} A _n-1 , A _n , comprising: an integrated circuit having an address decoder; And the address signals _{_{_{A 0, A 1, A 2}}} ~A n-1, A n consists of a multiplexer means having a plurality of input terminals to receive, the multiplexer means to the address decoder during a first time interval A _0, A Supply a value of _{2 to} A _n-1 and disable the access control signal to prevent an access operation from being executed during the first time interval, and during the second time interval, the address of A ₁ , A _{3 to} A _n Supplying a value and enabling an access control signal to perform an access operation in accordance with address values A ₀ , A ₁ , A ₂ -A _n-1 , A _n during the second time period.

(Correct) The address signal input circuit according to claim 11, wherein the integrated circuit further comprises an address latch for supplying values of A ₀ , A _{2 to} A _{n-1 to} the address decoder during a first time interval.