KR100233561B1 - Poly silicon pattern alignment analysing method - Google Patents
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Abstract
본 발명은 반도체 기판에 콘택을 중심으로 복잡하게 정렬되어 있는 다층 구조의 폴리실리콘막간의 배열 상태를 용이하게 분석할 수 있는 반도체 소자의 폴리실리콘막 패턴의 정렬 상태 분석방법을 제공하는 것으로, 다층 폴리실리콘막들이 기판과의 콘택을 통하여 형성된 상태에서 3차원 폴리 윤곽 역묘사 기술과 습식 및 건식 식각을 이용하여 최상부의 폴리실리콘막부터 하부의 폴리실리콘막까지 각각의 콘택 부위만을 노출시킨다.The present invention provides a method for analyzing the alignment state of a polysilicon film pattern of a semiconductor device, which can easily analyze the arrangement state between polysilicon films of a multilayer structure that are complexly aligned around a contact on a semiconductor substrate. In the state where the silicon films are formed through contact with the substrate, each contact portion is exposed only from the top polysilicon film to the bottom polysilicon film by using a three-dimensional poly contour back drawing technique and wet and dry etching.
Description
본 발명은 반도체 소자의 정렬 분석방법에 관한 것으로, 특히 반도체 기판에 콘택을 중심으로 복잡하게 정렬되어 있는 다층 구조 폴리실리콘막간의 배열 상태를 분석할 수 있는 반도체 소자의 폴리실리콘막 패턴의 정렬 상태 분석방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for analyzing the alignment of semiconductor devices, and in particular, an alignment state analysis of polysilicon film patterns of semiconductor devices capable of analyzing the arrangement state between multilayer polysilicon films complexly arranged around contacts on a semiconductor substrate. It is about a method.
통상적으로 종래의 고집적 반도체 소자에서 다층 구조 폴리실리콘막의 오정렬(misalignment) 여부를 분석하고자 할 경우, 소자의 단면상에서 2차원적으로 관찰하거나, 층마다 디프로세싱(deprocessing) 처리를 하여 식각 처리시에 실리콘 기판에 정의된 콘택 자국의 크기를 기준으로 다른 층과의 단락 유무를 관찰하였다.In general, to analyze misalignment of a multilayer polysilicon layer in a conventional highly integrated semiconductor device, two-dimensional observation is performed on the cross-section of the device, or deprocessing is performed for each layer to perform silicon during etching. The presence or absence of a short circuit with other layers was observed based on the size of the contact marks defined on the substrate.
그러나, 상기한 종래의 오정렬 분석 방법에서는 다음과 같은 문제가 있었다.However, the above conventional misalignment analysis method has the following problems.
즉, 3차원적으로 배열되어 있는 층들을 2차원적인 관점에서 관찰하기 때문에 결과의 신뢰성이 저하된다. 또한, 식각 처리 과정에서 폴리실리콘막과 콘택이 모두 제거되므로 콘택을 중심으로 정렬되어 있는 상부층과 하부층의 스페이스 관찰이 어렵기 때문에, 식각 처리에 의해 콘택을 포함한 폴리실리콘막들은 제거된 상태에서 실리콘 기판에 정의되어 있는 콘택 자국으로 층간의 마진을 평가하므로 결과의 신뢰성이 저하된다.That is, since the layers arranged three-dimensionally are observed from a two-dimensional perspective, the reliability of the result is lowered. In addition, since both the polysilicon film and the contact are removed during the etching process, it is difficult to observe the space between the upper layer and the lower layer arranged around the contact, so that the polysilicon films including the contact are removed by the etching process. The reliability of the result is reduced because the margin between layers is evaluated by the contact marks defined in.
이에, 본 발명은 상기한 문제점을 감안하여 창출된 것으로서, 반도체 기판에 콘택을 중심으로 복잡하게 정렬되어 있는 다층 구조의 폴리실리콘막간의 배열 상태를 3차원 폴리 윤곽 역묘사 기술과 습식 및 건식 식각을 이용하여 폴리실리콘막들의 콘택 부위를 각각 노출시켜 폴리실리콘막들의 배열 상태를 용이하게 분석할 수 있는 반도체 소자의 폴리실리콘막 패턴의 정렬 상태 분석방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made in view of the above-described problems, and the three-dimensional polycontour inverse description technique and wet and dry etching can be used as an arrangement state between the polysilicon films having a multi-layer structure in which the semiconductor substrate is complexly aligned around a contact. It is an object of the present invention to provide a method for analyzing alignment states of a polysilicon layer pattern of a semiconductor device capable of easily analyzing the arrangement state of polysilicon layers by exposing contact portions of polysilicon layers, respectively.
제1도는 본 발명의 실시예가 적용된 디램(DRAM) 소자를 나타낸 단면도.1 is a cross-sectional view showing a DRAM device to which an embodiment of the present invention is applied.
제2(a)도 내지 제2(d)도는 본 발명의 실시예에 따른 반도체 소자의 폴리실리콘막 패턴의 정렬 상태 분석방법을 설명하기 위한 순차적인 단면도.2 (a) to 2 (d) are sequential cross-sectional views for explaining a method for analyzing alignment states of a polysilicon film pattern of a semiconductor device according to an embodiment of the present invention.
제3(a)도 내지 제3(b)도는 상기한 다층 폴리실리콘막 정렬 분석 패턴을 나타낸 평면도.3 (a) to 3 (b) are plan views illustrating the multilayer polysilicon film alignment analysis pattern described above.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 반도체 기판 2 : 소자 분리막1: semiconductor substrate 2: device isolation film
3 : 게이트 산화막 4 : 게이트3: gate oxide film 4: gate
5 : 제1절연막 6 : 제2폴리실리콘막5: first insulating film 6: second polysilicon film
7 : 텅스텐 실리사이드 8 : 제2절연막7: tungsten silicide 8: second insulating film
9 : 제3폴리실리콘막 10 : 유전체막9: third polysilicon film 10: dielectric film
11 : 제4폴리실리콘막 100 : 상부층들11: fourth polysilicon film 100: upper layers
200 : 캐패시터 300 : 비트라인200: capacitor 300: bit line
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 폴리실리콘막 패턴의 정렬 상태 분석방법은 소자 분리막에 의해 활성 영역과 비활성 영역이 분리된 반도체 기판 상의 소정 부분에 형성된 제1폴리실리콘막과, 상기 기판 상에 형성되고 상기 제1폴리실리콘막 일 측 및 다른 측에 제1 및 제2콘택홀을 구비한 제1절연막과, 상기 제1콘택홀을 통하여 상기 기판과 콘택하고 상기 제1절연막 상에 형성된 제2폴리실리콘막과, 상기 제1절연막 상에 형성되고 상기 제2콘택홀을 구비하는 제2절연막과, 상기 제2콘택홀을 통하여 상기 기판과 콘택하고 상기 제2절연막 상에 형성된 제3폴리실리콘막을 구비한 반도체 소자의 폴리실리콘막 패턴의 정렬 상태 분석방법에 있어서, 상기 제3폴리실리콘막을 상기 제2절연막 및 제1절연막에 구비된 제2콘택홀을 통한 제3폴리실리콘막의 콘택 부위만 남도록 제거하는 단계; 상기 제2절연막을 제거하여 상기 제2폴리실리콘막을 노출시키는 단계; 상기 노출된 제2폴리실리콘막 및 상기 제3폴리실리콘막을 상기 제1콘택홀을 통한 상기 제2폴리실리콘막 및 제3폴리실리콘막의 콘택 부위만 남도록 제거하는 단계; 및, 상기 제1절연막을 제거하여 상기 제1 내지 제3폴리실리콘막 및 상기 기판과 소자 분리막을 노출시키는 단계를 포함하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of analyzing alignment states of a polysilicon layer pattern of a semiconductor device, the first polysilicon layer formed on a predetermined portion of a semiconductor substrate in which an active region and an inactive region are separated by an isolation layer; A first insulating layer formed on the substrate and having first and second contact holes on one side and the other side of the first polysilicon layer; and contacting the substrate through the first contact hole and on the first insulating layer. A second polysilicon film formed, a second insulating film formed on the first insulating film and having the second contact hole, and a third contacted with the substrate through the second contact hole and formed on the second insulating film. In the method for analyzing the alignment state of the polysilicon layer pattern of the semiconductor device having a polysilicon layer, the third polysilicon layer through the second contact hole provided in the second insulating layer and the first insulating layer Removing only Li silicon film contact area to remain; Removing the second insulating layer to expose the second polysilicon layer; Removing the exposed second polysilicon film and the third polysilicon film so that only contact portions of the second polysilicon film and the third polysilicon film remain through the first contact hole; And removing the first insulating layer to expose the first to third polysilicon layers, the substrate, and the device isolation layer.
또한, 상기 제3폴리실리콘막은 3차원 폴리 윤곽 역묘사(3-Dimensional Poly Skeleton Reverse Delineation) 기술로 제거하고, 상기 노출된 제2폴리실리콘막 및 상기 제3폴리실리콘막은 상기 제2폴리실리콘막 두께를 식각 타겟으로 하는 건식 식각, 바람직하게는 CF4+O2개스를 이용한 반응성 식각으로 실시하는 것을 특징으로 한다.In addition, the third polysilicon film is removed by a 3-Dimensional Poly Skeleton Reverse Delineation technique, and the exposed second polysilicon film and the third polysilicon film are the thickness of the second polysilicon film. Dry etching using as an etching target, preferably by a reactive etching using a CF 4 + O 2 gas is characterized in that.
그리고, 상기 제2 및 제2절연막은 묽은 HF 용액, 바람직하게는 20:1의 비율로 혼합된 HF 용액을 이용한 습식 식각으로 제거한다.The second and second insulating layers are removed by wet etching using a dilute HF solution, preferably a mixed HF solution in a ratio of 20: 1.
상기 구성으로 된 본 발명에 의하면, 반도체 기판에 콘택을 중심으로 복잡하게 정렬되어 있는 다층 구조의 폴리실리콘막간의 배열 상태를 3차원 폴리 윤곽 역묘사 기술과 습식 및 건식 식각을 이용하여 제3폴리실리콘막과 제2폴리실리콘막의 각 콘택 및 소자 분리막 패턴 및 제1폴리실리콘막을 노출시킴으로써, 노출된 폴리실리콘막들을 주사 전자 현미경으로 로딩하여 관찰함에 따라 배열 상태를 용이하게 분석할 수 있다.According to the present invention having the above-described configuration, the third polysilicon is formed by using a three-dimensional polycontour inverse description technique and wet and dry etching to arrange an arrangement state between the polysilicon films having a multilayer structure complicatedly arranged around the contact on the semiconductor substrate. By exposing each contact and device isolation film pattern of the film and the second polysilicon film and the first polysilicon film, the exposed polysilicon films can be loaded and observed with a scanning electron microscope to easily analyze the arrangement state.
[실시예]EXAMPLE
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention.
제1도는 본 발명의 실시예에 적용된 스택형 캐패시터를 갖춘 16M 디램(DRAM) 소자의 단면도로서, 상부에는 보호막(passivation) 및 이중 금속 배선층과 같은 상부층들(100)이 형성되어 있다.FIG. 1 is a cross-sectional view of a 16M DRAM device having a stacked capacitor applied to an embodiment of the present invention, and upper layers 100 such as a passivation layer and a double metal wiring layer are formed thereon.
이하, 상기 제1도에 나타낸 디램 소자를 이용한 다층 폴리실리콘막의 정렬 분석 패턴 형성방법을 제2(a)도 내지 제2(d)도를 참조하여 설명한다.Hereinafter, a method of forming an alignment analysis pattern of a multilayer polysilicon film using the DRAM device illustrated in FIG. 1 will be described with reference to FIGS. 2A to 2D.
먼저, 상기 제1도에 나타낸 디램 소자 상부에 형성되었던 패시배이션막 및 이중 금속 배선층과 같은 상부층들(100)을 층별로 순차적인 디프로세싱 식각으로 제거하여 제2(a)도의 구조를 이루도록 한다. 즉, 제2(a)도에 도시된 바와 같이, 상부층들을 제거한 후의 디램 소자는, 소자 분리막(2)에 의해 활성 영역과 비활성 영역이 분리된 반도체 기판(1) 상에 게이트 산화막(3) 및 제1폴리실리콘막으로 이루어진 게이트(4)와, 기판(1) 상에 형성되고 게이트(4) 일 측에 비트라인 형성을 위한 제1콘택홀과 다른 측에 캐패시터 형성을 위한 제2콘택홀을 구비한 제1절연막(5)과, 상기 제1콘택홀을 통하여 기판(1)과 콘택하여 제1절연막(5) 상에 형성되고, 제2폴리실리콘막(6)과 텅스텐 실리사이드층(7)이 적층된 비트라인(300)과, 상기 제2콘택홀을 구비하고 제1절연막(5) 상에 형성된 제2절연막(8)과, 상기 제1콘택홀을 통하여 기판(1)과 콘택하여 제2절연막(8) 상에 형성되고, 소정의 형태로 패터닝된 스토리지 노드용 제3폴리실리콘막(9)과 그 상부에 형성된 유전체막(10) 및 플레이트 전극용 제4폴리실리콘막(11)으로 구성된 캐패시터(200)로 이루어져 있다.First, the upper layers 100 such as the passivation film and the double metal wiring layer formed on the DRAM device shown in FIG. 1 are removed by sequential deprocessing etching for each layer to form the structure of FIG. 2 (a). . That is, as illustrated in FIG. 2A, the DRAM device after removing the upper layers is formed on the semiconductor substrate 1 in which the active region and the inactive region are separated by the device isolation film 2. A gate 4 formed of a first polysilicon film, a first contact hole formed on the substrate 1, and a second contact hole for forming a capacitor on the other side of the gate 4, A first insulating film 5 provided thereon, and a first polysilicon film 6 and a tungsten silicide layer 7 formed on the first insulating film 5 in contact with the substrate 1 through the first contact hole. The stacked bit line 300, the second insulating layer 8 having the second contact hole and formed on the first insulating layer 5, and the substrate 1 are contacted with each other through the first contact hole. The third polysilicon film 9 for the storage node formed on the second insulating film 8 and patterned in a predetermined shape, the dielectric film 10 and the planar formed thereon The agent for the electrode 4 consists of a polysilicon film 11 is a capacitor 200 configured as.
이어서, 제2(b)도에 도시된 바와 같이, 콘택 부위를 제외한 다른 폴리실리콘막을 제거하는 3차원 폴리 윤곽 역묘사(3-Dimensional Poly Skeleton Reverse Delineation) 기술을 적용하여 하부층을 덮고 있는 캐패시터(200)를 콘택 부위만 남겨놓고 제거한다.Subsequently, as shown in FIG. 2 (b), the capacitor 200 covering the lower layer by applying a 3-Dimensional Poly Skeleton Reverse Delineation technique to remove other polysilicon layers except for the contact portion. ), But leave only the contact area.
제2(c)도에 도시된 바와 같이, 묽은 HF 용액, 바람직하게는 20:1 HF 용액으로 제2절연막(8)을 제거한다. 여기서, 제2절연막(8)이 BPSG막인 경우 BPSG막 대 제2폴리실리콘막(6)의 식각 선택도는 1,000:1 정도로 하고, 종말점(end point)은 비트라인(300)이 노출될 정도로 적정선을 설정하여 하부층이 손상되지 않도록 한다.As shown in FIG. 2 (c), the second insulating film 8 is removed with a dilute HF solution, preferably a 20: 1 HF solution. Here, when the second insulating film 8 is a BPSG film, the etching selectivity of the BPSG film and the second polysilicon film 6 is about 1,000: 1, and the end point is appropriate enough to expose the bit line 300. To prevent damage to the underlying layer.
즉, 제2절연막(8) 제거후 비트라인(300)의 제2폴리실리콘막(6) 및 콘택 부위에만 남은 캐패시터(200)를 평면도로 나타내면 제3(a)도에 나타낸 바와 같다.That is, when the second insulating layer 8 is removed, the second polysilicon layer 6 of the bit line 300 and the capacitor 200 remaining only in the contact portion are shown in plan view, as shown in FIG. 3 (a).
그리고 나서, 제2(d)도에 도시된 바와 같이, 비트라인(300)이 노출된 상태에서 CF4+O2개스를 적용한 반응성 이온 식각(Reactive Ion Etching; RIE)방식으로 비트라인(300)의 제2폴리실리콘막(6)의 두께를 타겟으로 식각 처리를 한다. 즉, 비트라인 폴리실리콘막(6)의 두께를 식각 타겟으로 하면, 이방성식각 특성에 의해 두께보다 깊이가 긴 부위인 콘택 부위에만 캐패시터(200) 및 비트라인(300)의 폴리실리콘막들(6,9)이 잔존함에 따라, 각각의 콘택이 노출된다.Then, as shown in FIG. 2 (d), the bit line 300 is formed by using a reactive ion etching (RIE) method in which CF 4 + O 2 gas is applied while the bit line 300 is exposed. The second polysilicon film 6 is subjected to the etching treatment with a target thickness. That is, when the thickness of the bit line polysilicon film 6 is used as an etch target, the polysilicon films 6 of the capacitor 200 and the bit line 300 are formed only at the contact region having a depth longer than the thickness due to the anisotropic etching characteristic. , 9), each contact is exposed.
제2(d)도에 도시된 바와 같이, 상기 제2절연막(8)을 제거한 기술과 동일한 방식으로 제1절연막(5)을 제거하여 캐패시터(200)의 제3폴리실리콘막(9)과 비트라인(300)의 제2폴리실리콘막(6)의 콘택 부위 및 게이트(4) 물질인 워드 라인용 제1폴리실리콘막과 기판(1)의 액티브 영역을 노출시킴과 더불어 소자 분리막(2) 패턴을 노출시킨다.As shown in FIG. 2 (d), the third insulating layer 5 and the bit of the capacitor 200 are removed by removing the first insulating layer 5 in the same manner as the technique of removing the second insulating layer 8. The contact region of the second polysilicon layer 6 of the line 300 and the first polysilicon layer for the word line, which is a gate 4 material, and the active region of the substrate 1 are exposed, and the device isolation layer 2 pattern is exposed. Expose
즉, 제1절연막(5) 제거후 각각의 콘택 부위의 제3폴리실리콘막(P3,9) 및 제2폴리실리콘막(P2,6)과 콘택없이 형성된 제1폴리실리콘막(P1,4)을 평면도로 나타내면 제3(b)도에 나타낸 바와 같으며, 이때 제3(b)는 상기 제3(a)도가 90° 회전된 상태이다.That is, after the removal of the first insulating layer 5, the first polysilicon layers P1 and 4 formed without contact with the third polysilicon layers P3 and 9 and the second polysilicon layers P2 and 6 at each contact portion. In the plan view, as shown in FIG. 3 (b), the third (b) is rotated by 90 °.
상기한 정렬 분석을 위한 패턴을 형성한 후, 주사 전자 현미경(Scanning Election Microscope)에 로딩하여 관찰하면, 폴리실리콘막간의 정렬 상태를 쉽게 분석할 수 있다.After forming the pattern for alignment analysis described above, loading and observing on a scanning electron microscope, it is possible to easily analyze the alignment between the polysilicon film.
상기 실시예에 의하면, 반도체 기판에 콘택을 중심으로 복잡하게 정렬되어 있는 다층 구조의 폴리실리콘막간의 배열 상태를 3차원 폴리 윤곽 역묘사 기술과 습식 및 건식 식각을 이용하여 캐패시터의 폴리실리콘막과 비트라인의 폴리실리콘막의 각 콘택 및 소자 분리막 패턴 및 게이트용 폴리실리콘막이 노출시키고, 노출된 폴리실리콘막들을 주사 전자 현미경으로 로딩하여 관찰함에 따라 배열 상태의 분석이 용이해진다.According to the above embodiment, the polysilicon film and the bit of the capacitor are arranged by using a three-dimensional polycontour inverse drawing technique and wet and dry etching. As the contact and device isolation pattern of the polysilicon film of the line and the polysilicon film for gate are exposed, and the exposed polysilicon films are loaded and observed with a scanning electron microscope, analysis of the arrangement state is facilitated.
그리고, 본 발명은 시편 제작 과정을 위한 여러 단계의 디프로세싱 과정들을 줄일 수 있으며 임계치수(CD; Critical Dimention) 스페이스 측정에 있어서 정확성을 기할 수 있고, 분석 영역을 3차원적으로 확장하여 다층 구조의 폴리실리콘막의 배열도 관찰이 가능하기 때문에 신속하고 정확한 오정렬 모니터링 분석을 지원할 수 있다. 게다가, 에스램(SRAM)을 비롯한 다양한 메모리 및 주문형 반도체(ASIC)에서의 폴리실리콘막에서 발생된 오정렬을 용이하게 측정 또는 관찰할 수 있다.In addition, the present invention can reduce the various steps of the deprocessing process for the specimen fabrication process and ensure accuracy in the measurement of critical dimension (CD) space, and extend the analysis region in three dimensions to obtain a multilayer structure. The arrangement of polysilicon films can also be observed, enabling fast and accurate misalignment monitoring analysis. In addition, the misalignment generated in polysilicon films in various memories including SRAM and SICs can be easily measured or observed.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.In addition, this invention is not limited to the said Example, It can variously deform and implement within the range which does not deviate from the technical summary of this invention.
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