KR100225835B1 - Semiconductor memory device and its fbricating method - Google Patents
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Abstract
본 발명은 반도체기억장치의 제조방법에 관한 것으로, 메모리의 집적도가 증대될수록 캐패시터의 용량이 작아지고 기억노드와 게이트전극 사이 및 비트선과 게이트전극 사이에 단락이 발생하는 종래의 문제점을 해결하기 위한 것이다.The present invention relates to a method of manufacturing a semiconductor memory device, and to solve the conventional problem that the capacitance of the capacitor decreases as the memory density increases, and a short circuit occurs between the memory node and the gate electrode and between the bit line and the gate electrode. .
상기 과제를 해결하기 위해 본 발명은, 기억노드 접촉공 및 비트선 접촉공중 적어도 한쪽이, 게이트전극상에 형성된 제1층간절연막에 개구된 제1접촉공과, 도전층과 접촉하도록 게이트전극보다도 높은 위치까지 상기 제1접촉공에 매립된 상기 도전층의 상층에 형성된 제2층간절연막에 개구된 제2접촉공을 포함하도록 되어 있는 것을 특징으로 한다.In order to solve the above problems, the present invention provides a position in which at least one of the memory node contact hole and the bit line contact hole is higher than the gate electrode so as to contact the first contact hole opened in the first interlayer insulating film formed on the gate electrode and the conductive layer. And a second contact hole opened in a second interlayer insulating film formed on an upper layer of the conductive layer embedded in the first contact hole.
이러한 본 발명에 의하면, 메모리셀에 의해 점유되는 면적의 축소에도 불구하고 충분한 캐패시터용량을 확보할 수 있고, 기억노드와 게이트전극 사이, 비트선과 게이트전극 사이 및 기억노드와 비트선 사이의 단락을 방지할 수 있으며, 소형이고 신뢰성이 높은 반도체기억장치의 제조방법을 제공할 수 있다.According to the present invention, it is possible to secure sufficient capacitor capacity despite the reduction of the area occupied by the memory cell, and to prevent short circuit between the storage node and the gate electrode, between the bit line and the gate electrode, and between the memory node and the bit line. It is possible to provide a method of manufacturing a compact and highly reliable semiconductor memory device.
Description
제1a도 내지 제1d도는 본 발명의 제1실시예에 따른 적층형 메모리셀구조의 DRAM을 나타낸 도면.1A to 1D show DRAMs in a stacked memory cell structure according to a first embodiment of the present invention.
제2a도 내지 제9d도는 제1도에 도시된 적층형 메모리셀구조의 DRAM을 제조하는 제조방법에서의 제조공정을 나타낸 도면.2A to 9D are views showing the manufacturing process in the manufacturing method for manufacturing the DRAM of the stacked memory cell structure shown in FIG.
제10a도 내지 제10d도는 발명의 제2실시예에 따른 DRAM을 나타낸 도면.10A to 10D show a DRAM according to a second embodiment of the invention.
제11a도 내지 제11d도는 본 발명의 제3실시예에 따른 DRAM을 나타낸 도면.11A to 11D show a DRAM according to a third embodiment of the present invention.
제12a도 내지 제17d도는 본 발명의 제4실시예에 따른 적층형 메모리셀구조의 DRAM을 제조하는 제조방법에서의 제조공정을 나타낸 도면.12A to 17D show manufacturing processes in a manufacturing method for manufacturing a DRAM having a stacked memory cell structure according to a fourth embodiment of the present invention.
제18a도 내지 제18d도는 본 발명의 제5실시예에 따른 DRAM을 나타낸 도면.18A to 18D show a DRAM according to a fifth embodiment of the present invention.
제19a도 내지 제19c도는 본 발명의 제6실시예에 따른 DRAM을 나타낸 도면.19A to 19C show a DRAM according to a sixth embodiment of the present invention.
제20a도 내지 제30b도는 본 발명의 제6실시예에 따른 적층형 메모리셀구조의 DRAM을 제조하는 제조방법의 제조공정을 나타낸 도면.20A to 30B illustrate a manufacturing process of a manufacturing method for manufacturing a DRAM having a stacked memory cell structure according to a sixth embodiment of the present invention.
제31a도 및 제31b도는 본 발명의 제7실시예에 따른 DRAM을 나타낸 도면.31A and 31B show a DRAM according to a seventh embodiment of the present invention.
제32a도 내지 제38b도는 본 발명의 제7실시예에 따른 DRAM을 제조하는 제조방법에서의 제조공정을 나타낸 도면.32A to 38B show a manufacturing process in the manufacturing method for manufacturing a DRAM according to the seventh embodiment of the present invention.
제39a도 내지 제39d도는 본 발명의 제8실시예에 따른 적층형 메모리셀구조의 DRAM을 나타낸 도면.39A to 39D show DRAMs in a stacked memory cell structure according to an eighth embodiment of the present invention.
제40a도 내지 제40c도는 본 발명의 제9실시예에 따른 적층형 메모리셀구조의 DRAM을 나타낸 도면.40A to 40C show DRAMs in a stacked memory cell structure according to a ninth embodiment of the present invention.
제41a도 및 제41b도는 본 발명의 제10실시예에 따른 적층형 메모리셀구조의 DRAM을 나타낸 도면.41A and 41B show a DRAM of a stacked memory cell structure according to the tenth embodiment of the present invention.
제42a도 및 제42b도는 본 발명의 제11실시예에 따른 적층형 메모리셀구조의 DRAM을 나타낸 도면.42A and 42B show a DRAM of a stacked memory cell structure according to an eleventh embodiment of the present invention.
제43a도 및 제43b도는 본 발명의 제12실시예에 따른 적층형 메모리셀구조의 DRAM을 나타낸 도면.43A and 43B show a DRAM of the stacked memory cell structure according to the twelfth embodiment of the present invention.
제44a도 내지 제44d도는 본 발명의 제13실시예에 따른 적층형 메모리셀구조의 DRAM을 나타낸 도면.44A to 44D show DRAMs in a stacked memory cell structure according to a thirteenth embodiment of the present invention.
제45a도 내지 제45c도는 본 발명의 제13실시예에 따른 DRAM의 제조공정을 설명하기 위한 도면.45A to 45C are diagrams for explaining a DRAM manufacturing process according to the thirteenth embodiment of the present invention.
제46a도 내지 제54d도는 본 발명의 제14실시예에 따른 적층형 메모리셀구조의 DRAM을 제조하는 제조방법에서의 제조공정을 나타낸 도면.46A to 54D show manufacturing processes in the manufacturing method for manufacturing DRAM of the stacked memory cell structure according to the fourteenth embodiment of the present invention.
제55도는 종래의 적층형 메모리셀구조의 DRAM을 나타낸 도면이다.FIG. 55 is a diagram showing a DRAM of a conventional stacked memory cell structure.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 실리콘기판(p형) 2 : 소자분리 절연막1: silicon substrate (p type) 2: device isolation insulating film
3 : p형 확산층(채널스톱퍼) 4a, 4b : n형 확산층(소오스·드레인영역)3: p-type diffusion layer (channel stopper) 4a, 4b: n-type diffusion layer (source / drain region)
5 : 게이트절연막 6 : 게이트전극5 gate
7 : 절연막 8 : 측벽절연막7
9 : 산화실리콘막 10 : 질화실리콘막9: silicon oxide film 10: silicon nitride film
11 : 다결정실리콘막 12 : 산화실리콘막11
13 : 층간절연막 14 : 제1기억노드 접촉공13 interlayer
15 : 제1비트선 접촉공 16 : 다결정실리콘층15: first bit line contact hole 16: polysilicon layer
17 : 산화실리콘막 18 : 층간절연막17
19 : 제2기억노드 접촉공 20 : 기억노드전극19: second memory node contact hole 20: memory node electrode
21 : 캐패시터절연막 22 : 플레이트전극21
23 : 층간절연막 24 : 제2접촉공23: interlayer insulating film 24: second contact hole
25 : 비트선 26 : 산화실리콘막25
28 : 에피택셜성장층 29 : 질화실리콘막28: epitaxial growth layer 29: silicon nitride film
[산업상의 이용분야][Industrial use]
본 발명은 반도체기억장치의 제조방법에 관한 것으로, 특히 MOSFET나 DRAM등에서의 접촉(contact)형성방법에 관한 것이다.BACKGROUND OF THE
[종래의 기술과 그 문제점]Conventional Technology and Its Problems
최근, 반도체기술 특히 미세가공기술의 진보에 따라 MOS형 DRAM의 고집적화, 대용량화가 급속히 진행되고 있다. 이 고집적화에 따라 데이터(전하)를 축적하는 캐패시터의 면적이 감소되고, 그 결과 메모리내용의 오독출이 초래되거나, 혹은 α선 등에 의해 메모리내용이 파괴되는 소프트에러가 발생하게 된다는 문제가 있다.In recent years, with the progress of semiconductor technology, in particular, microfabrication technology, high integration and large capacity of MOS-type DRAMs are rapidly progressing. This high integration reduces the area of the capacitor that accumulates data (charge), resulting in a misread of the memory contents or a soft error that causes the memory contents to be destroyed by? Rays or the like.
이러한 문제를 해결하여 고집적화와 대용량화를 도모하기 위해, MOS 캐패시터를 메모리셀상에 적층하고, 그 캐패시터의 한 전극을 반도체기판상에 형성된 스위칭 트랜지스터의 한 전극에 전기적으로 접속함으로써 실질적으로 MOS 캐패시터의 면적을 확대하여 MOS 캐패시터의 정전용량을 증대시키도록 한 적층형 메모리셀구조가 제안되고 있다.In order to solve this problem and to achieve high integration and high capacity, the area of the MOS capacitor is substantially reduced by stacking the MOS capacitor on the memory cell and electrically connecting one electrode of the capacitor to one electrode of the switching transistor formed on the semiconductor substrate. A stacked memory cell structure has been proposed to enlarge and increase the capacitance of a MOS capacitor.
이러한 적층형 메모리셀의 제55도(a) 내지 제55도(c)에 나타내어져 있다. 좀더 상세히 설명하면, p형 실리콘기판(101)을 소자분리용 절연막(102)에 의해 분리시킴으로써 하나의 메모리셀영역이 형성되고, 이 메모리셀영역내에 n형 확산층으로 이루어진 소오스·드레인영역(104a,104b)과, 이들 소오스·드레인영역(104a,104b) 사이에 게이트절연막(105)을 매개해서 게이트전극(106)을 형성함으로써, 스위칭 트랜지스터로서의 MOSFET를 구성한다. 또 이 MOSFET상에 제1캐패시터전극(110)을 형성한다. 이 경우, 이 제1캐패시터전극(110)은 절연막(107)에 설치된 기억노드 접촉공(contac55A to 55C of the stacked memory cell are shown. In more detail, one memory cell region is formed by separating the p-
t hole; 108)을 통해 MOSFET의 소오스영역(104a)에 접촉하도록 MOSFET의 게이트전극(106) 및 인접한 MOSFET의 게이트전극(워드선)상에 절연막(107)을 매개해서 형성된다. 그리고, 제1캐패시터전극(110)상에 캐패시터절연막(111)과 제2캐패시터전극(112)을 순차적으로 적층하여 캐패시터를 형성한다.t hole; An
이 적층형 메모리셀은 다음과 같이 해서 형성된다.This stacked memory cell is formed as follows.
즉, 이 적층형 메모리셀은, p형 실리콘기판(101)내에 n형 확산층으로 이루어진 소오스·드레인영역(104a,104b)과, 이들 소오스·드레인영역(104a,104b) 사이에 게이트절연막(105)을 매개해서 게이트전극(106)을 형성함으로써, 스위칭 트랜지스터로서의 MOSFET를 형성한다.That is, the stacked memory cell includes a
이어서, 실리콘기판(101)의 표면 전체에 절연막(107)으로서의 산화실리콘막을 형성한 후, 소오스영역(104a)으로의 접촉을 행하기 위한 기억노드 접촉공(108)을 형성하고, 고농도로 도우프된 다결정실리콘층으로 이루어진 제1캐패시터전극(110)의 패턴을 형성한다.Subsequently, after forming the silicon oxide film as the
그리고, 이 제1캐패시터전극(110)상에 산화실리콘막으로 이루어진 캐패시터절연막(111) 및 제2다결정실리콘층(112)을 순차적으로 퇴적한다.The capacitor
이후, 다결정실리콘층(112)에 인 등의 이온을 이온주입하고, 약 900℃에서 120분동안 열처리를 수행하여 원하는 도전성을 갖도록 고농도로 도우프된 다결정실리콘층을 형성한다.Thereafter, ions such as phosphorous are ion-implanted into the
그리고, 고농도로 도우프된 다결정실리콘층을 패터닝하여 제2캐패시터전극(11The
2)과 제1캐패시터전극(110)에 의해 캐패시터절연막(111)을 끼운 MOS 캐패시터를 얻는다.2) and the
최종적으로, 이와 같이 해서 형성된 다결정실리콘층상에 층간절연막(107')을 형성하고, 그 내부에 비트선 접촉공(113)을 형성하며, 이 비트선 접촉공(113)내에 몰리브덴폴리사이드 등으로 이루어진 비트선을 형성하고, 층간절연막(107)을 형성하여 MOSFET와 MOS 캐패시터로 구성된 메모리셀을 얻는다.Finally, an interlayer insulating film 107 'is formed on the polysilicon layer thus formed, and bit
이러한 구성에서는, 기억노드전극을 소자분리영역의 위까지 확대할 수 있고, 또 기억노드전극의 단차(段差)를 이용할 수 있기 때문에, 캐패시터의 용량을 플레이너(plaIn such a configuration, since the storage node electrode can be extended to the upper portion of the element isolation region, and the step of the storage node electrode can be used, the capacity of the capacitor is increased by the planar (pla).
nar)구조의 캐패시터용량보다 수배 내지 수10배로 높일 수 있다.nar) can be several times to ten times higher than the capacitor capacity of the structure.
그렇지만, 이러한 적층형 메모리셀구조의 DRAM에 있어서도, 고집적화에 따른 소자의 미세화가 진행됨에 따라 기억노드 접촉공과 게이트전극 사이의 거리(제55도(aHowever, even in such a DRAM having a stacked memory cell structure, the distance between the memory node contact hole and the gate electrode as the device becomes smaller due to higher integration (fig. 55 (a
)의 노드ℓ1) 및 비트선 접촉공과 게이트전극 사이의 거리(제55도(b)의 노드ℓ2)도 부득이 짧게 할 수 밖에 없다는 결점이 있다. 이것은 기억노드와 게이트전극 사이 및 비트선과 게이트전극 사이의 단락을 초래하기 쉬워 신뢰성이 저하된다.) And the distance between the bit line contact hole and the gate electrode (node l2 in FIG. 55 (b)) also inevitably shorten. This is likely to cause a short circuit between the storage node and the gate electrode and between the bit line and the gate electrode, which lowers the reliability.
또, 이러한 미세화에 따라 충분한 캐패시터용량의 확보가 곤란하게 되고 있다.In addition, with such miniaturization, it is difficult to secure sufficient capacitor capacity.
예컨대, 기억노드전극을 소자분리영역의 위까지 확대할 수 있더라도, 기억노드전극의 평면부분의 면적은 매우 작다. 그리고, 측면부분을 이용하기 위해 기억노드전극의 두께를 두껍게 하면 단차가 커지고, 이에 따라서 캐패시터의 상층에 비트선 접촉공을 형성하고자 하면 실리콘기판과의 사이의 거리가 멀기 때문에 오버에칭시간이 길어져서 신뢰성의 저하를 초래할 우려가 있다.For example, even if the storage node electrode can be enlarged to the top of the element isolation region, the area of the planar portion of the storage node electrode is very small. In addition, if the thickness of the memory node electrode is increased in order to use the side portion, the step becomes large. Accordingly, if the bit line contact hole is to be formed in the upper layer of the capacitor, the distance between the silicon substrate and the over-etching time is long. There is a risk of deterioration of reliability.
또, 미세화에 따라 접촉공내에 형성되는 도전층끼리의 거리도 현저히 단축되고 있어 이들 도전층 사이에 있는 층간절연막(107)을 통해 양자가 단락을 일으키기 쉽다는 문제가 있다. 이 층간절연막은 접촉공의 형성시에 에칭처리를 받아 막이 열화되는데, 이것이 단락의 큰 원인으로 되고 있다.In addition, as the size becomes smaller, the distance between the conductive layers formed in the contact hole is also significantly shortened, and there is a problem that both are likely to cause a short circuit through the
[발명의 목적][Purpose of invention]
본 발명은 상기의 사정을 감안하여 이루어진 것으로, 메모리셀에 의해 점유되는 면적의 축소에도 불구하고 충분한 캐패시터용량을 확보할 수 있고, 기억노드와 게이트전극 사이, 비트선과 게이트전극 사이 및 기억노드와 비트선 사이의 단락을 방지할 수 있으며, 소형이고 신뢰성이 높은 메모리셀구조의 제조방법을 제공함에 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and it is possible to ensure a sufficient capacitor capacity in spite of a reduction in the area occupied by a memory cell, and to ensure that a sufficient amount of capacitor capacity can be ensured, It is an object of the present invention to provide a method for manufacturing a small and reliable memory cell structure which can prevent a short circuit between lines.
[발명의 구성과 작용][Configuration and Action of the Invention]
본 발명의 제1국면에서는, 기억노드 접촉공과 비트선 접촉공의 적어도 한쪽은 게이트전극상에 제1층간절연막을 형성한 후, 제1접촉공을 형성하고, 이 제1접촉공내에 전기적으로 도전성 재료를 매립하며, 더욱이 이 상층에 제2층간절연막을 형성하고, 이 제2층간절연막의 일부를 선택적으로 에칭하여 상기 도전성 재료를 노출시키도록 제2접촉공을 형성하고 있다.In the first aspect of the present invention, at least one of the memory node contact hole and the bit line contact hole forms a first interlayer insulating film on the gate electrode, and then forms a first contact hole, which is electrically conductive in the first contact hole. A second contact hole is formed so as to embed the material and further form a second interlayer insulating film on the upper layer, and selectively etch a part of the second interlayer insulating film to expose the conductive material.
본 발명에서는, 기억노드 접촉공과 비트선 접촉공을, 동일 공정에서 게이트전극 상층의 제1층간절연막에 개구된 제1접촉공과, 이 제1접촉공에 게이트전극보다 높은 위치까지 매립된 도전층에 접촉하도록, 이 도전층의 상층에 형성된 제2층간절연막에 각각 다른 공정에서 개구된 제2접촉공으로 구성하도록 하고 있다.In the present invention, the memory node contact hole and the bit line contact hole are formed in the first contact hole opened in the first interlayer insulating film of the upper layer of the gate electrode in the same process, and the conductive layer embedded in the first contact hole to a position higher than the gate electrode. The second interlayer insulating film formed on the upper layer of the conductive layer is formed in contact with each other so as to be in contact with each other.
더욱 바람직하게는, 캐패시터를 비트선보다도 상층에 형성하도록 하고 있다.More preferably, the capacitor is formed above the bit line.
또, 바람직하게는 기억노드 접촉공에 매립된 도전층을 소자분리영역까지 확장되도록 형성하고, 이 도전층에 접촉하기 위한 제2접촉공이 소자분리영역상에 있어서 개구하도록 구성하고 있다.Preferably, the conductive layer embedded in the memory node contact hole is formed to extend to the element isolation region, and the second contact hole for contacting the conductive layer is opened in the element isolation region.
더욱이 또, 바람직하게는 동일한 비트선에 접속되는 인접한 2개의 MOSFET의 기억노드 접촉공을 구성하는 제2접촉공은 상기 비트선에 대해 반대측에 개구되도록 구성하고 있다.Further, the second contact hole, which preferably constitutes the memory node contact hole of two adjacent MOSFETs connected to the same bit line, is configured to open on the opposite side to the bit line.
또, 바람직하게는 비트선 접촉공에 매립된 도전층을 소자분리영역까지 확장되도록 형성하고, 이 도전층에 접촉하기 위한 제2접촉공은 소자분리영역상에 있어서 개구하도록 구성하고 있다.Preferably, the conductive layer embedded in the bit line contact hole is formed to extend to the element isolation region, and the second contact hole for contacting the conductive layer is configured to open in the element isolation region.
더욱 바람직하게는 이 도전층을 게이트전극의 상부에 있어서 확장되도록 형성하고 있다.More preferably, the conductive layer is formed to extend on the gate electrode.
또, 본 발명의 제조방법에서는, 반도체기판내에 MOSFET를 형성하고, 이 MOSFET의 게이트전극의 상층에 제1층간절연막을 형성하며, MOSFET의 소오스·드레인 드레인영역중의 적어도 한쪽에 접촉하도록 기판 표면을 노출시켜 제1접촉공을 형성하고, 이 제1접촉공내에 게이트전극보다도 높은 위치까지 도달하도록 도전층을 매립하며, 더욱이 이 상층에 제2층간절연막을 형성하고, 이 제2층간절연막의 일부를 선택적으로 제거하여 그 도전층을 노출시켜 제2접촉공을 형성하며, 이들 제1, 제2접촉공에 의해 기억노드 접촉공 혹은 비트선 접촉공의 한쪽을 구성하도록 하고 있다.In the manufacturing method of the present invention, a MOSFET is formed in a semiconductor substrate, a first interlayer insulating film is formed over the gate electrode of the MOSFET, and the substrate surface is brought into contact with at least one of the source and drain drain regions of the MOSFET. The first contact hole is exposed to form a first contact hole, and a conductive layer is embedded in the first contact hole to reach a position higher than the gate electrode. Furthermore, a second interlayer insulating film is formed on the upper layer, and a part of the second interlayer insulating film is removed. The conductive layer is selectively removed to expose the conductive layer to form second contact holes, and the first and second contact holes form one of the memory node contact holes and the bit line contact holes.
여기서 바람직하게는, 제1접촉공의 형성공정에 있어서, 게이트전극의 상부에 있어서 제1접촉공의 개구면적이 커지도록 제1층간절연막을 에칭하는 공정을 포함하도록 하고 있다.Preferably, in the step of forming the first contact hole, the step of etching the first interlayer insulating film so as to increase the opening area of the first contact hole in the upper portion of the gate electrode.
또 바람직하게는, 상기 도전층 매립 공정후, 제2층간절연막의 형성에 앞서 제1층간절연막을 매립하고 도전층의 상부표면보다도 아래까지 에칭한 다음, 다시 새로운 층간절연막을 형성하도록 하고 있다.Preferably, after the conductive layer embedding step, the first interlayer insulating film is buried before the formation of the second interlayer insulating film, and is etched below the upper surface of the conductive layer, and then a new interlayer insulating film is formed again.
더욱이 바람직하게는, 제1층간절연막 에칭공정후, 제2층간절연막의 형성에 서 매립 도전층의 표면을 산화하여 절연층을 형성하도록 하고 있다.Further, preferably, after the first interlayer insulating film etching step, the surface of the buried conductive layer is oxidized to form an insulating layer in the formation of the second interlayer insulating film.
상기한 바와 같은 구성에 의하면, 기억노드 접촉공 및/또는 비트선 접촉공의 형성시에, 실리콘기판이 아니라 미리 게이트전극보다도 높은 위치에 있는 전기적으로 도전성의 재료를 노출시키면 좋기 때문에, 에칭간을 단축할 수 있다.According to the above-described configuration, when the memory node contact hole and / or the bit line contact hole are formed, it is only necessary to expose the electrically conductive material at a position higher than the gate electrode in advance, instead of the silicon substrate. It can be shortened.
또, 이 전기적으로 도전성의 재료의 높이와 케이트전극의 높이를 층간절연막의 에칭속도에 따라 각각 적정한 값으로 설정하도록 하면, 제2접촉공이 이도전성의 재료로부터 어긋나서 형성된 경우에도 게이트전극과 제2접촉공 사이의 단락을 완전히 방지할 수 있다.When the height of the electrically conductive material and the height of the gate electrode are set to appropriate values according to the etching rate of the interlayer insulating film, the gate electrode and the second electrode are formed even when the second contact hole is shifted from the electrically conductive material. The short circuit between the contact holes can be completely prevented.
또, 실리콘기판에 접촉공을 직접형성하는 경우에 비해 오버에칭량을 저감할 수 있기 때문에, 실리콘기판이 에칭되어 셀의 신뢰성이 저하한다는 문제를 막을 수 있다.In addition, the amount of overetching can be reduced as compared with the case of directly forming contact holes in the silicon substrate, thereby preventing the problem that the silicon substrate is etched and the reliability of the cell is lowered.
더욱이, 이 도전성의 재료를 상부에서 확장되도록 형성함으로써 접촉면적을 크게 할 수 있기 때문에, 접촉저항의 저감을 도모할 수 있고, 보다 성능이 우수한 메모리셀을 실현하는 것이 가능하게 된다.Moreover, since the contact area can be increased by forming the conductive material so as to extend from above, the contact resistance can be reduced, and it is possible to realize a memory cell with better performance.
이러한 구조의 경우, 바람직하게는 도전성의 재료를 게이트전극보다도 상부에 있어서 확장하여 게이트전극에 중첩되도록 형성하면, 이 도전성의 재료가 2접촉공 형성시의 에칭 스톱퍼로 되어 제2접촉공과 게이트전극 사이의 단락을 완전히 방지할 수 있다.In the case of such a structure, if the conductive material is formed so as to extend above the gate electrode and overlap the gate electrode, the conductive material becomes an etching stopper at the time of forming the two contact holes to form a gap between the second contact hole and the gate electrode. Short circuit can be completely prevented.
더욱이 또, 제1접촉공의 형성시에 에칭 스톱퍼로서 다결정실리콘을 미리 퇴적해 두고, 제1접촉공의 형성후에 이 다결정실리콘막을 산화시켜 절연막을 형성하는 방법을 취함 제1접촉공과 게이트전극 사이의 단락을 완전히 회피할 수 있다.Further, when the first contact hole is formed, polycrystalline silicon is deposited in advance as an etch stopper, and after the formation of the first contact hole, a method of oxidizing the polysilicon film to form an insulating film is carried out between the first contact hole and the gate electrode. Short circuits can be completely avoided.
더욱이, 실리콘기판을 노출시키기 위한 에칭은 다결정실리콘막 절연막에 대해서만 필요하게 되므로, 기판으로의 손상을 최소화할 수 있다.Moreover, since etching for exposing the silicon substrate is necessary only for the polysilicon film insulating film, damage to the substrate can be minimized.
또, 캐패시터를 비트선보다도 상층에 형성함으로써, 기억노드전극의 가공이 용이해지고, 캐패시터면적을 크게 할 수 있는 데다가, 플레이트전극을 셀어레이내에서 패터닝할 필요가 없기 때문에 신뢰성도 향상된다. 또, 기억노드전극을 적층구조로 함으로써, 충분한 캐패시터용량을 확보할 수 있다.In addition, by forming the capacitor above the bit line, the storage node electrode can be easily processed, the capacitor area can be increased, and the plate electrode need not be patterned in the cell array, thereby improving reliability. In addition, when the storage node electrodes are laminated, sufficient capacitor capacity can be ensured.
또, 기억노드 접촉공에 매립된 도전층을 소자분리영역까지 확장되도록 형성함으로써, 캐패시터의 평면부분의 면적을 크게 할 수 있다.In addition, the area of the planar portion of the capacitor can be increased by forming the conductive layer embedded in the memory node contact hole so as to extend to the element isolation region.
더욱이 이 도전층에 접촉하기 위한 제2접촉공을 소자분리영역상에 있어서 개구하도록 구성함으로써, 이 매립 도전층이 리딩패드(leading bad)의 역할을 하게 된다. 그러나, 이 매립 도전층에 의한 리딩패드는 미리 게이트전극에 대해 자기정합법(self alignment manner)으로 형성된 제1접촉공에 도전층을 매립함으로써 형성할 수 있기 때문에, 정합여유를 취할 필요가 없고, 다결정실리콘층 등을 패터닝함으로써 형성하는 종래기술의 패드에 비해 점유면적을 작게 할수 있다. 더욱이, 제2기억노드 접촉공 또는 제2비트선 접촉공이 패드에 대해 정합어긋남을 일으킨 경우에도, 게이트전극과 단락할 우려는 없기 때문에, 정합여유를 갖게 하여 큰 패드를 형성할 필요는 없다. 따라서, 게이드전극의 양측에 동시에 패드를 형성하는 것도 가능하다. 통상, 정합어긋남 여유를 고려하여 패드는 게이드전극에 중첩(overlap)되도록 형성되기 때문에, 게이트전극이 최소가공치수로 패터닝되어 있는 경우, 게이트전극의 양측에서 패드를 패터닝하는 것은 불가능하게 되어 버린다. 그러나, 본 발명에 따르면, 정합여유를 취할 필요가 없기 때문에, 상술한 바와 같이 게이트전극의 양측에 동시에 패드를 형성하는 것이 가능하다.Furthermore, by making the second contact hole for contacting the conductive layer open on the element isolation region, the buried conductive layer serves as a leading bad pad. However, since the embedding pad by the buried conductive layer can be formed by embedding the conductive layer in the first contact hole formed in a self alignment manner with respect to the gate electrode in advance, there is no need to have a matching margin. The occupied area can be made smaller than in the conventional pad formed by patterning a polysilicon layer or the like. Further, even when the second memory node contact hole or the second bit line contact hole causes a misalignment with the pad, there is no possibility of shorting the gate electrode. Therefore, it is not necessary to form a large pad with a matching margin. Therefore, it is also possible to simultaneously form pads on both sides of the gate electrode. In general, since the pad is formed to overlap the gate electrode in consideration of the misalignment margin, it is impossible to pattern the pad on both sides of the gate electrode when the gate electrode is patterned to the minimum processing dimension. However, according to the present invention, since it is not necessary to take a matching margin, it is possible to simultaneously form pads on both sides of the gate electrode as described above.
더욱이 또, 제2접촉공을 적어도 한 방향에서 매립된 전기적으로 도전성의 재료보다도 크게 개구하는 구조에서는, 매립된 도전성의 재료의 측면에서도 접촉을 취할 수 있기 때문에, 상부 표면에서만 접촉을 취하는 경우에 비해 접촉면적을 크게 취할 수 있고, 접촉저항의 저감을 도모할 수 있다.Further, in the structure in which the second contact hole is opened larger than the electrically conductive material embedded in at least one direction, the contact can be made even from the side of the embedded conductive material, compared with the case where only the upper surface is in contact. The contact area can be large, and the contact resistance can be reduced.
더욱이, 동일한 비트선에 접촉되는 인접한 2개의 MOSFET의 기억노드 접촉공을 구성하는 제2접촉공은 이 비트선에 대해 반대측에 개구되도록 배치함으로써, 양쪽의 기억노드전극을 보다 크게 할 수 있고, 캐패시터용량의 증대를 도모할 수 있다.Further, the second contact holes constituting the memory node contact holes of two adjacent MOSFETs in contact with the same bit line are arranged so as to be opened on the opposite side with respect to the bit line, whereby both memory node electrodes can be made larger, and the capacitor The capacity can be increased.
[실시예]EXAMPLE
이하, 본 발명의 실시예에 대해 첨부도면을 참조해서 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제1도(a) 내지 제1도(d)는 각각 적층형 메모리셀 구조의 DRAM의 비트선방향으로 인접하는 2비트분을 나타낸 평면도와, 제1도(a)의 A-A' 선, B-B' 선 및 C-C' 선에 따른 단면도이다.1A to 1D are plan views showing two bits adjacent to each other in the bit line direction of a DRAM having a stacked memory cell structure, and lines AA 'and BB' shown in FIG. And sectional view along the line CC ′.
이 DRAM은, MOSFET의 게이트전극(6)의 상부 및 측벽이 절연막(7,8)에 의해 덮여 있고, 비트선 접촉공 및 기억노드 접촉공은 소오스·드레인영역(4a,4b)에 접촉함과 더불어 게이트전극(6)보다도 높은 위치까지 매립하도록 형성된 매립층으로서의 다결정실리콘층(16)에 접촉하도록 형성되며, 또한 게이트전극에 매우 근접한 상태에서 형성되어 있는 것을 특징으로 하는 것으로, 다른 부분에 대해서는 종래예의 적층형 메모리셀구조의 DRAM과 마찬가지이다.In this DRAM, the upper and sidewalls of the
좀더 상세히 설명하면, 5Ω·㎝ 정도의 비저항을 갖는 p형 실리콘기판(1)내에 형성된 소자분리용의 절연막(2)에 의해 분리된 활성화영역내에, 소오스·드레인영역으로서의 n형 확산층(4a,4b)과, 이들 소오스·드레인영역 사이에 게이트절연막(5)을 매개해서 형성된 게이트전극(6)에 의해 MOSFET를 구성한다. 이렇게 형성된 MOSFETMore specifically, the n-type diffusion layers 4a and 4b as source and drain regions in the active region separated by the insulating
상에 형성되는 층간절연막(23)내에 형성된 접촉공을 매개해서 이 n형 확산층(4a,4b)에 접촉하도록 매립층으로서의 다결정실리콘층(16)이 형성되고, 이 다결정실리콘층(1The
6)에 접촉하도록 기억노드전극(20)이 형성되어 상층의 플레이트전극(22)과의 사이에 캐패시터절연막(21)을 개재시킴으로써 캐패시터를 형성하고 있다. 그리고 층간절연막The
(23)에 형성된 비트선 접촉공을 매개해서 비트선(25)이 형성되어 있다.The
그리고 게이트전극(6)은 메모리셀 어레이의 한 방향으로 연속적으로 배열되어 워드선을 구성하고 있다.The
다음에는 이 DRAM의 제조방법에 대해 도면을 참조하면서 설명한다.Next, the manufacturing method of this DRAM is demonstrated, referring drawings.
제2도 내지 제9도는 DRAM의 제조방법에 따른 제조공정을 나타낸 도면으로, 각 도면에 있어서 (a) 내지 (c)는 각각 DRAM의 비트선방향으로 인접하는 2비트분을 나타낸 평면도와, 제2도 내지 제9도에서의 A-A'선 및 B-B'선에 따른 DRAM의 단면도이다.2 to 9 are views showing manufacturing processes according to a DRAM manufacturing method, in which (a) to (c) are plan views showing two bits adjacent to each other in the bit line direction of the DRAM; Fig. 2 is a cross sectional view of a DRAM along the lines A-A 'and B-B' in Figs.
먼저, 제2도(a) 내지 제2도(c)에 나타낸 바와 같이, 5Ω·㎝정도의 비저항을 갖는 p형 실리콘기판(1)의 표면에, 통상의 LOCOS법에 의해 소자분리 절연막(2) 및 펀치스루 스톱퍼용의 p형 확산층(3)을 형성한 후, 열산화법에 의해 막두께 10㎚ 정도의 산화실리콘막으로 이루어진 게이트절연막(5)을 형성하고, 이어서 이 게이트절연막(5)의 전면에 게이트전극(6)의 재료로서의 다결정실리콘막이나 금속막 또는 실리사이드막을 퇴적하며, 더욱이 이 상층에 CVD(Chemical Vapor Deposition)법에 의해 산화실리콘막 등의 절연막(7)을 막두께 100~300㎚ 정도 퇴적하고, 포토리소그래피기술 및 이방성 에칭기술을 이용하여 게이트전극(6) 및 게이트전극(6)상에 형성된 절연막(7)을 동시에 패터닝한다.First, as shown in Figs. 2A to 2C, the element
그후, 이 게이트전극(6)을 마스크로 하여 실리콘기판내에 As이온을 주입하여 n형 확산층으로 이루어진 소오스·드레인영역(4a,4b)을 형성함으로써, 스위칭 트랜지스터로서의 MOSFET를 형성한다. 이 확산층의 깊이는 예컨대 150㎚정도로 한다. 이후, CVD법에 의해 막두께 100㎚ 정도 이하의 산화실리콘층으로 이루어진 절연막을 전면에 퇴적하고, 반응성 이온에칭법에 의해 전면을 에칭하여 게이트전극(6)의 측면에 자기정합적으로 측벽절연막(8)을 남긴다.Thereafter, As ions are implanted into the silicon substrate using the
다음으로, 제3도(a) 내지 제3도(c)에 나타낸 바와 같이, 이렇게 해서 얻어진 기판의 상층에 열산화법에 의해 막두께 20㎚ 정도의 산화실리콘막(9)을 형성한 후, 전면에 CVD법에 의해 층간절연막으로서의 산화실리콘막(13)을 퇴적한다.Next, as shown in FIGS. 3A to 3C, the
이어서, 제4도(a) 내지 제4도(c)에 나타낸 바와 같이, 포토리소그래피법 및 반응성 이온에칭에 의해 이 층간절연막(13)을 패터닝하여 제1기억노드 접촉공(14) 및 제1비트선 접촉공(15)을 동시에 형성한다. 이때, 포토리소그래피법을 이용하여 레지스트를 패터닝한 후, 등방성 에칭을 행하고, 더욱이 이방성 에칭을 행함으로써 위쪽 부분에만 넓은 접촉공을 형성하는 것도 가능하다. 또, 포토리소그래피법을 이용하여 레지스트를 패터닝한 후, 이방성 에칭을 행하고, 접촉공을 개구한 후, 더욱이 등방성 에칭을 행함으로써 위쪽 부분을 넓혀 위쪽 부분에만 넓은 접촉공을 형성하는 것도 가능하다.Subsequently, as shown in FIGS. 4A to 4C, the
이후, 제5도(a) 내지 제5도(c)에 나타낸 바와 같이, 전면에 예컨대 고농도로 도우프된 다결정실리콘막(16)을 막두께가 접촉공(14,15)의 단변의 1/2 이상으로 되도록 퇴적하고(여기에서, 단변의 1/2 이상으로 되도록 하는 것은 완전히 접촉공을 매립하기 위함이다), 그후 실리콘기판의 전면을 층간절연막(13)의 표면이 노출될 때까지 에칭함으로써, 다결정실리콘막(16)을 접촉공내에만 남긴다. 이 경우, 이 다결정실리콘막의 도우핑은 500Å 정도의 얇은 다결정실리콘막을 퇴적한 후, 예컨대 As이온을 이온주입하며, 더욱이 접촉공의 단변의 1/2 이상으로 되도록 다결정실리콘막을 재차 퇴적하고, As이온을 이온주입한 후, CVD법에 의해 산화실리콘막을 퇴적하고, 열처리를 행한다고 하는 방법에 의한 것도 가능하다.Subsequently, as shown in FIGS. 5A to 5C, the film thickness of the
더욱이 또, 이 공정에서는 다결정실리콘막을 전면에 매립한 후, 재차 에칭한다고 하는 방법을 이용했지만, 예컨대 다결정실리콘막 또는 단결정실리콘막을 선택적으로 접촉공내에만 성장시킨다고 하는 방법을 취하도록 해도 좋다.Moreover, in this step, the method of embedding the polysilicon film on the entire surface and then etching again is used. For example, a method of selectively growing the polysilicon film or the single crystal silicon film only in the contact hole may be employed.
이후, 제6도(a) 내지 제6도(c)에 나타낸 바와 같이, 예컨대 열산화법에 의해 기판의 표면에 막두께 200Å 정도의 산화실리콘막(17)을 형성한 후, CVD법에 의해 그 위에 막두께 500Å 정도의 산화실리콘막(18)을 퇴적하고, 포토리소그래피법 및 반응성 이온에칭에 의해 기억노드 접촉부에 상당하는 부분의 다결정실리콘막(16) 표면만이 노출되도록 산화실리콘막(17,18)을 선택적으로 제거한다.Thereafter, as shown in Figs. 6A to 6C, a
이와 같이 해서 기억노드 접촉공(19)을 형성한 후, 기판의 전면에 다결정실리콘막을 퇴적하고, 도우핑을 행한 후, 포토리소그래피법 및 반응성 이온에칭에 의해 패터닝하여 기억노드전극(20)을 형성한다. 그리고 나서, 기판의 상층에 CVD법에 의해 막두께 10㎚의 질화실리콘막을 퇴적한 후, 800℃ 정도의 수증기분위기중에서 30분 정도 산화하여 산화실리콘막을 형성함으로써, 질화실리콘막과 산화실리콘막의 2층막으로 이루어진 캐패시터절연막(21)을 형성한다. 더욱이, 캐패시터절연막(21)상에 다결정실리콘막을 퇴적하고, 도우핑을 행한후, 포토리소그래피법 및 반응성 이온에칭에 의해 패터닝하여 플레이트전극(22)을 형성한다. 이후 이 플레이트전극(22)을 마스크로 하여 불필요한 부분의 캐패시터절연막을 제거한다. 그리고, 플레이트전극(22)상에 산화실리콘막으로 이루어진 층간절연막(23)을 퇴적하고, 열처리에 의해 표면의 평탄화를 행한다(제7도(a) 내지 제7도(c) 참조).After forming the memory
이후, 제8도(a) 내지 제8도(d)에 나타낸 바와 같이, 포토리소그래피법 및 반응성 이온에칭에 의해 비트선 접촉부에 상당하는 부분의 다결정실리콘막(16) 표면만이 노출되도록 층간절연막(23), 산화실리콘막(17,18)을 선택적으로 제거하여 비트선 접촉공(24)을 형성한다.Thereafter, as shown in FIGS. 8A to 8D, the interlayer insulating film is exposed so that only the surface of the
그리고, 제9도(a) 내지 제9도(d)에 나타낸 바와 같이, 기판의 전면에 다결정실리콘막을 퇴적하고, 도우핑을 행한 후, 포토리소그래피법 및 반응성 이온에칭에 의해 패터닝하여 비트선(25)을 형성한다. 여기에서, 비트선(25)은 단층의 다결정실리콘막으로 형성했지만, 다결정실리콘층과 실리사이드층의 적층구조라도 좋다.As shown in Figs. 9A to 9D, a polysilicon film is deposited on the entire surface of the substrate, doped, and then patterned by photolithography and reactive ion etching. 25). Here, the
이후, 보호막으로서의 산화실리콘막(26)을 형성하여 제1도(a) 내지 제1도(d)에 나타낸 바와 같은 DRAM을 완성한다.Thereafter, a
이 제조방법에 의하면, 기억노드 접촉공 및 비트선 접촉공은 미리 게이트전극보다도 높은 위치까지 매립된 다결정실리콘막상에 접촉되도록 형성하면 좋기 때문에, 접촉공의 형성에 요하는 에칭시간을 단축할 수 있다.According to this manufacturing method, the memory node contact hole and the bit line contact hole may be formed to be in contact with the polysilicon film buried up to a position higher than the gate electrode in advance, so that the etching time required for forming the contact hole can be shortened. .
이 때문에, 본 실시예에서의 비트선 접촉공과 같이 높은 종횡비를 갖는 접촉공을 형성할 때에도, 기판이 오버에칭에 의해 과도하게 에칭되는 것을 피할 수 있으므로, 신뢰성이 높은 메모리셀을 얻을 수 있다.Therefore, even when forming a contact hole having a high aspect ratio like the bit line contact hole in this embodiment, the substrate can be avoided from being excessively etched by overetching, so that a highly reliable memory cell can be obtained.
또, 포토리소그래피기술에서의 정합어긋남에 의한 게이트전극과의 단락을 회피할 수 있고, 정합어긋남을 고려한 패턴의 여유를 없앨 수 있기 때문에, 메모리셀의 미세화를 도모하는 것이 가능하게 된다.In addition, short circuits with the gate electrodes due to misalignment in the photolithography technique can be avoided, and the margin of the pattern in consideration of misalignment can be eliminated, thereby miniaturizing the memory cell.
[실시예 2]Example 2
다음에는 본 발명의 제2실시예로서, 접촉의 정합어긋남에 의한 게이트전극과의 단락방지효과가 높은 DRAM의 셀구조에 대해 설명한다.Next, as a second embodiment of the present invention, a cell structure of a DRAM having high effect of preventing a short circuit from a gate electrode due to misalignment of contacts will be described.
이 DRAM은, 제10도(a) 내지 제10도(d)에 나타낸 바와 같이, 게이트전극(6) 보다도 위에서 접촉면적이 넓어지는 형상으로 되어 있다. 이 구조에 의하면, 접촉면적을 크게 할 수 있어서 접촉저항의 저감을 도모하는 것이 가능하게 된다.As shown in FIGS. 10A to 10D, the DRAM has a shape in which the contact area is wider than that of the
이러한 구조를 실현함에 있어서는, 기억노드 접촉공 및 비트선 접촉공의 패터닝을 행한 후에, 레지스트를 남긴 상태에서 등방성 에칭을 행하여 패턴의 상부에지(27)를 제거하고, 이후 반응성 이온에칭에 의해 접촉공을 개구한다. 그리고, 예컨대 이 접촉부에만 선택적으로 단결정실리콘 혹은 다결정실리콘을 성장시키고, 더욱이 그 위에 산화실리콘막을(18)을 퇴적한 다음 접촉공을 형성하는 것과 같이 상기 제1실시예와 마찬가지로 형성한다.In realizing such a structure, after patterning the memory node contact hole and the bit line contact hole, isotropic etching is performed while leaving the resist to remove the
[실시예 3]Example 3
또, 제11도(a) 내지 제11도(d)에 나타낸 바와 같이, 기억노드 접촉공 및 비트선 접촉공을 형성한 후, 이 접촉공에만 선택적으로 단결정실리콘 혹은 다결정실리콘층 (28)을 성장시키고, 그 성장두께가 접촉공의 깊이보다 크게 되도록 해도 좋다.As shown in Figs. 11A to 11D, after forming the memory node contact hole and the bit line contact hole, the single crystal silicon or
제10도 및 제11도의 어느 경우에도, 게이트전극보다도 높은 위치에 있어서 접촉공이 넓혀진 형상으로 되어 정합어긋남에 대해 여유가 높은 구조로 되어있다. 따라서, 패턴에 대한 여유를 취할 필요가 없어 미세한 메모리셀 구조를 실현하는 것이 가능하다.In either case of FIGS. 10 and 11, the contact hole is widened at a position higher than the gate electrode, and the structure has a high margin against registration misalignment. Therefore, it is not necessary to take a margin for the pattern, and it is possible to realize a fine memory cell structure.
[실시예 4]Example 4
이상의 실시예에서는, 기억노드 접촉공 및 비트선 접촉공을 동시에 형성할때에, 층간절연막을 평탄화한 다음, 포토리소그래피법 및 반응성 이온에칭에 의해 접촉공을 형성하도록 했지만, 이 제조공정의 개량에 의해 보다 미세한 메모리셀을 실현하기 위한 예를 본 발명의 제4실시예로서 제12도 내지 제17도를 참조하면서 설명한다.In the above embodiment, when the memory node contact hole and the bit line contact hole are simultaneously formed, the interlayer insulating film is planarized, and then the contact hole is formed by photolithography and reactive ion etching. By way of example, an example for realizing a finer memory cell will be described with reference to FIGS. 12 to 17 as a fourth embodiment of the present invention.
먼저, 게이트전극(6)의 형성 및 그 게이트전극(6)의 측면에 자기정합적으로 측벽절연막(8)을 남기는 공정까지는 상기 제1실시예와 마찬가지로 행한다. 이후,열산화법에 의해 막두께 200Å의 산화실리콘막(9), 막두께 20㎚의 질화실리콘막(10) 및 막두께 50㎚의 다결정실리콘막(11)을 순차적으로 퇴적하고, 더욱이 그 위에 인유리 등의 층간절연막(13)을 형성한다. 이때, 이 층간절연막(13)은 제12도(a) 내지 제12도(c)에 나타낸 바와 같이 열처리에 의해 평탄화 해도 좋고, 또 어떠한 처리도 수행하지 않아도 좋다.First, the formation of the
그리고 나서, 제13도(a) 내지 제13도(c)에 나타낸 바와 같이, 이렇게 해서 얻어진 기판을 포토리소그래피법 및 반응성 이온에칭에 의해 패터닝함으로써 층간절연막(13)의 패턴을 얻고, 제1기억노드 접촉공(14) 및 제1비트선 접촉공을 동시에 형성한다. 이때, 다결정실리콘막(11)의 에칭속도가 층간절연막(13)의 에칭속도보다 충분히 작아지도록 에칭조건을 선택함으로써, 다결정실리콘막(11)이 에칭 스톱퍼로서 작용하게 된다. 그 결과, 제1기억노드 접촉공(14)과 게이트전극(6) 사이의 거리 또는 제1비트선 접촉공(15)과 게이트전극(6) 사이의 거리가 매우 작은 경우에도, 기억노드 접촉공과 게이트전극(6) 사이 또는 비트선과 게이트전극(6) 사이의 단락을 회피할 수 있다.Then, as shown in Figs. 13A to 13C, the substrate thus obtained is patterned by photolithography and reactive ion etching to obtain a pattern of the
다음으로, 제14도(a) 내지 제14도(c)에 나타낸 바와 같이, 등방성 에칭 또는 화학적 건식에칭(CDE)에 의해 제1기억노드 접촉공(14) 및 제1비트선 접촉공(15)에 대응하는 부분의 다결정실리콘막(11)을 제거하여 밑바탕의 질화실리콘막(10)을 노출시킨다.Next, as shown in FIGS. 14A to 14C, the first memory
이어서, 제15도(a) 내지 제15도(c)에 나타낸 바와 같이, 적어도 기억노드 접촉공의 측벽 및 비트선 접촉공의 측벽에 노출하는 다결정실리콘막(11)을 산화하여 산화실리콘막 (12)으로 한다. 여기에서, 다결정실리콘막(11) 전체를 산화실리콘막(12)으로 되도록 해도 좋다. 이와 같이, 잔류하는 다결정실리콘막중 적어도 접촉공의 측벽에 노출하는 부분을 산화함으로써, 잔류하는 다결정실리콘막(11)을 통한 기억노드전극 사이의 단락 또는 기억노드전극과 비트선 사이의 단락 등의 문제를 방지할 수 있다.Subsequently, as shown in Figs. 15A to 15C, the
이후, 제16도(a) 내지 제16도(c)에 나타낸 바와 같이, 이방성 에칭에 의해 제1기억노드 접촉공(14) 및 제1비트선 접촉공(15)에 대응하는 질화실리콘막(10) 및 그 아래의 얇은 산화실리콘막(9)을 제거함으로써, 실리콘기판의 표면을 노출시킨다. 이때, 게이트전극의 측벽 및 상부는 두꺼운 절연막으로 덮여 있으므로, 에칭이 게이트전극에 도달할 우려는 없다Then, as shown in FIGS. 16A to 16C, the silicon nitride film corresponding to the first memory
이와 같이 해서 제1기억노드 접촉공(14) 및 제1비트선 접촉공(15)을 형성한 다음에는, 전술한 공정과 마찬가지로 하여 다결정실리콘막을 퇴적한 후, 접촉공에 매립되도록 재차 에칭하거나, 또는 단결정실리콘막 혹은 다결정실리콘막을 선택적으로 성장시킨다.In this manner, after the first memory
이하의 공정은 상기 제1실시예와 완전히 마찬가지로 하여 제17도(a) 내지 제17도(d)에 나타낸 바와 같이, 메모리셀을 완성한다.The following steps are completed in the same manner as in the first embodiment, as shown in Figs. 17A to 17D, to complete the memory cells.
이 방법에 의하면, 제1기억노드 접촉공 및 제1비트선 접촉공의 형성시에 있어서 에칭 스톱퍼로 되는 다결정실리콘막이 형성되므로, 게이트전극과의 정합어긋남을 고려하여 여유를 갖게 할 필요가 없어 메모리셀의 미세화 및 신뢰성의 향상을 도모하는 것이 가능하다.According to this method, since the polysilicon film which becomes an etching stopper is formed at the time of forming a 1st memory node contact hole and a 1st bit line contact hole, there is no need to make a space in consideration of a misalignment with a gate electrode, and to make a memory It is possible to miniaturize the cell and to improve the reliability.
특히, 이 효과는, 본 실시예와 같이 기억노드 접촉공 및 비트선 접촉공을 매립 혹은 선택성장에 의해 미리 게이트전극보다도 높은 위치에 올려 놓도록 함으로써, 보다 정합어긋남에 대한 여유가 높은 것으로 할 수 있다. 즉 본 실시예에 따른 메모리셀에서의 비트선 접촉공과 같이 높은 종횡비를 갖는 접촉공을 1회의 에칭에 의해 기판의 표면에까지 도달하도록 형성하는 경우, 매우 긴 에칭시간을 필요로 하기 때문에, 다결정실리콘층이 에칭 스톱퍼로서 충분히 작용하지 않을 우려가 있다. 한편, 에칭시간이 매우 긴 경우에도 에칭 스톱퍼로서 충분히 작용하도록 다결정실리콘막의 막두께를 두껍게 하면, 그 후의 산화공정에서 충분히 산화되지 않아 단락의 원인으로 되어 버린다.In particular, this effect can be made higher by allowing the memory node contact hole and the bit line contact hole to be previously placed higher than the gate electrode by embedding or selective growth, as in the present embodiment. have. That is, in the case where the contact holes having a high aspect ratio, such as the bit line contact holes in the memory cell according to the present embodiment, are formed to reach the surface of the substrate by one etching, a very long etching time is required, so that the polysilicon layer There exists a possibility that it may not work enough as this etching stopper. On the other hand, even when the etching time is very long, if the film thickness of the polysilicon film is made thick enough to fully function as an etching stopper, it will not sufficiently oxidize in a subsequent oxidation step, resulting in a short circuit.
따라서, 게이트전극의 주위에 절연막을 형성한 후, 다결정실리콘막을 스톱퍼층으로 하여 층간절연막을 에칭해서 일단 얕은 접촉공을 형성하고, 그후 산화시켜 두도록 하면 단락의 우려가 없어 신뢰성이 높은 메모리셀을 얻는 것이 가능하게 된다.Therefore, after the insulating film is formed around the gate electrode, the interlayer insulating film is etched using the polysilicon film as a stopper layer to form a shallow contact hole once and then oxidized to obtain a highly reliable memory cell without fear of short circuit. It becomes possible.
또, 접촉공이 미리 게이트전극보다 위에 위치하는 구조로 되어 있기 때문에, 2회째의 접촉공 형성시 정합어긋남이 생겨도 게이트전극과 단락하는 일은 없고, 이 때문에 정합어긋남을 고려할 필요가 없으며, 그만큼 접촉면적을 충분히 확보할 수 있어 미세화 및 신뢰성의 향상에 최적의 구조로 되고 있다.In addition, since the contact hole is positioned above the gate electrode in advance, there is no short-circuit with the gate electrode even if a misalignment occurs during the formation of the second contact hole. Therefore, there is no need to consider the misalignment. It can be sufficiently secured, making it an optimal structure for miniaturization and improvement of reliability.
[실시예 5]Example 5
또, 상기 제4실시예에서는 기억노드 접촉공 및 비트선 접촉공을 동시에 형성할 때에, 남겨진 다결정실리콘막을 산화함으로써 접촉공 사이의 단락의 발생을 방지하도록 하고 있지만, 제5실시예로서 제18도(a) 내지 제18도(c)에 나타낸 바와 같이 접촉공에 상당하는 부분의 다결정실리콘막을 CDE법에 의해 제거한 후, 질화실리콘막을 전면에 퇴적하고 반응성 이온에칭을 행하여 기판 표면을 노출시킴과 동시에, 접촉공 측면에 질화실리콘막(29)을 남긴다고 하는 공정도 가능하다.Incidentally, in the fourth embodiment, when the memory node contact hole and the bit line contact hole are formed at the same time, the remaining polycrystalline silicon film is oxidized to prevent occurrence of a short circuit between the contact holes. As shown in Figs. (a) to 18 (c), after removing the polysilicon film corresponding to the contact hole by the CDE method, the silicon nitride film is deposited on the entire surface and reactive ion etching is performed to expose the substrate surface. The process of leaving the
이때, 질화실리콘막이 퇴적에 앞서 필요에 따라 다결정실리콘막을 산화하도록 해도 좋다.At this time, the silicon nitride film may be oxidized as needed prior to deposition.
이 방법에 의하면, 다결정실리콘막이 완전히 산화되지 않은 경우에도, 단락의 우려는 없다. 또, 다결정실리콘막의 산화공정을 생략할 수 있기 때문에, 산화를 위한 열공정에서 트랜지스터의 접합깊이가 깊어져서 트랜지스터가 쇼트챈널효과(short channel effect)에 약하다는 문제를 해결할 수 있다. 따라서, 셀의 더 한층의 미세화를 도모할 수 있다.According to this method, even if the polysilicon film is not completely oxidized, there is no fear of short circuit. In addition, since the oxidation process of the polysilicon film can be omitted, the problem of the transistor being weak in the short channel effect can be solved because the junction depth of the transistor is deepened in the thermal process for oxidation. Therefore, further refinement of the cell can be achieved.
또, 층간절연막을 인유리로 형성해도, 접촉공에 매립한 다결정실리콘막을 통해 실리콘기판까지 인이 확산하여 트랜지스터의 성능을 열화시키거나 접촉공 사이의 분리내압을 저하시키거나 하는 문제도 없다.In addition, even if the interlayer insulating film is formed of phosphorus glass, phosphorus diffuses through the polycrystalline silicon film embedded in the contact hole to the silicon substrate, thereby degrading the performance of the transistor or lowering the breakdown voltage between the contact holes.
[실시예 6]Example 6
이상의 실시예에서는 캐패시터의 형성후에 비트선의 형성공정을 수행하도록 하고 있지만, 비트선을 형성한 후에 캐패시터를 형성하는 것도 가능하다. 이와 같이 비트선의 위에 캐패시터를 형성하도록 하면, 비트선을 플레이트전극으로 덮어 시일드하는 구조로 되기 때문에, 셀이 미세화되어도 인접하는 비트선 사이의 간섭에 의한 오동작의 발생을 방지할 수 있다.In the above embodiment, the formation of the bit line is performed after the formation of the capacitor. However, the capacitor may be formed after the formation of the bit line. When the capacitor is formed on the bit line in this manner, the bit line is covered with the plate electrode and sealed, so that even if the cell is miniaturized, the occurrence of malfunction due to interference between adjacent bit lines can be prevented.
제6실시예로서, 비트선 위에 캐패시터를 형성한 DRAM에 대해 설명한다.As a sixth embodiment, a DRAM in which a capacitor is formed on a bit line will be described.
제19도(a)는 본 발명의 제6실시예에 따른 적층형 메모리셀구조의 DRAM의 비트선방향으로 인접하는 2비트분을 나타낸 평면도이고, 제19도(b) 및 제19도(c)는 각각 제19도(a)의 A-A' 선과 B-B' 선에 따른 단면도이다.19A is a plan view showing two bits adjacent in the bit line direction of a DRAM of a stacked memory cell structure according to a sixth embodiment of the present invention, and FIGS. 19B and 19C are shown in FIGS. Are cross-sectional views taken along line AA ′ and line BB ′ of FIG. 19A, respectively.
이 DRAM은, 캐패시터를 비트선(25)의 상층에 형성하고, 기억노드 접촉공에 매립되는 층으로서의 다결정실리콘층(16)이 소자분리영역으로부터 위쪽으로 돌출하도록 형성되어 있으며, 기억노드전극(20)은 소자분리영역상에서 접촉하도록 형성한 점이 제1실시예와의 주요한 차이점이다. 그리고 제1실시예와 마찬가지로 MOSFET의 게이트전극(6)의 상부 및 측벽은 절연막(7,8)에 의해 덮여있으며, 비트선 접촉공 및 기억노드 접촉공은 다결정실리콘층(16)에 접촉함과 더불어 게이트전극보다도 높은 위치까지 매립되도록 형성된 매립층으로서의 다결정실리콘층(16)에 접촉하도록 형성되고, 또한 게이트전극에 매우 근접한 상태에서 형성되어 있는 것을 특징으로 한다. 다른 부분에 대해서는 종래예의 적층형 메모리셀구조의 DRAM과 마찬가지이다.The DRAM is formed so that a capacitor is formed on the
즉, 5Ω·㎝ 정도의 비저항을 갖는 p형 실리콘기판(1)내에 형성된 소자분리용 절연막(2)에 의해 분리된 활성화영역에, 소오스ㆍ드레인영역을 구성하는 n형 확산층(4a,4b)과, 이들 소오스 ㆍ드레인영역을 사이에 게이트절연막(5)을 매개해서 형성된 게이트전극(6)에 의해 MOSFET를 구성함과 더불어, 이 MOSFET상에 형성되는 층간절연막(23)내에 형성된 접촉공을 통해 n형 확산층(4a,4b)에 접촉하도록 매립층으로서의 다결정실리콘층(16)이 형성되고, 이 다결정실리콘층(16)에 접하도록 비트선(25)이 형성되어 있다. 그리고, 층간절연막(23)에 형성된 기억노드 접촉공을 통해 기억노드전극(20)이 형성되어 상층의 플레이트전극(22)과의 사이에 캐패시터절연막(21)을 개재(介在)시킴으로써 캐패시터를 형성하고 있다. 그리고 게이트전극(6)은 메모리 어레이의 한 방향으로 연속적으로 배열되어 워드선을 구성하고 있다.That is, the n-type diffusion layers 4a and 4b constituting the source / drain regions are formed in the active region separated by the element
다음에는 이 DRAM의 제조방법에 대해 도면을 참조하면서 설명한다.Next, the manufacturing method of this DRAM is demonstrated, referring drawings.
제20도 내지 제30도는 이 DRAM의 제조방법의 제조공정을 나타낸 도면으로, 각 도면에 있어서 (a) 및 (b)는 각각 DRAM의 비트선방향으로 인접하는 2비트분에 대응하는 제19도(a)의 A-A' 선 및 B-B' 선에 따른 단면도이다.20 to 30 show a manufacturing process of the DRAM manufacturing method, in which (a) and (b) correspond to two bits adjacent to each other in the bit line direction of the DRAM. It is sectional drawing along the AA 'line and BB' line of (a).
먼저, 제20도(a) 및 제20도(b)에 나타낸 바와 같이, 5Ωㆍ㎝정도의 비저항을 갖는 p형 실리콘기판의 표면에 통상의 LOCOS법에 의해 소자분리절연막(2) 및 펀치스루 차단용의 p형 확산층(3)을 형성한 후, 열산화법에 의해 막두께10nm 정도의 산화실리콘막으로 이루어진 게이트절연막(5)을 형성한다. 더욱이, 전면에 게이트전극(6)의 재료로서의 다결정실리콘막이나 금속막 또는 실리사이드막을 퇴적하고, 그 위에 CVD법에 의해 산화실리콘막 등의 절연막(7)을 막두께 100∼300nm 정도 퇴적하며, 포토리소그래피기술 및 이방성 에칭기술을 이용하여 게이트전극(6) 위의 절연막(7)을 동시에 패터닝한다.First, as shown in FIGS. 20A and 20B, the element
그리고, 예컨대 850℃에서 후산화를 행한 후, 이 게이트전극(6)을 마스크로 하여 As이온을 이온주입함으로써 n형 확산층으로 이루어진 소오스· 드레인 영역(4a,4b)을 형성하여 스위칭 트랜지스터로서의 MOSFET를 형성한다. 이 확산층의 깊이는 예컨대 150㎚ 정도로 한다. 이후, CVD법에 의해 막두께 100㎚ 정도 이하의 질화실리콘막으로 이루어진 절연막을 전면에 퇴적하고, 반응성 이온에칭법에 의해 전면을 에칭하여 게이트전극(6)의 측면에 자기정합적으로 측벽절연막(8)을 남긴다.After post-oxidation at 850 DEG C, for example, the source
이후, 제21도(a) 및 제21도(b)에 나타낸 바와 같이, 열산화법에 의해 막두께 200Å의 산화실리콘막(9), 막두께 20㎚의 질화실리콘막(10) 및 막두께 50㎚의 다결정실리콘막(11)을 퇴적하고, 더욱이 인유리 등의 층간절연막(13)을 형성한다. 이때, 이 층간절연막(13)은 열처리에 의해 평탄화해도 좋고, 어떠한 처리도 수행하지 않아도 좋다.Thereafter, as shown in Figs. 21A and 21B, a
다음으로, 제22도(a) 및 제22도(b)에 나타낸 바와 같이, 포토리소그래피법 및 반응성 이온칭에 의해 이 층간절연막(13)을 패터닝하여 제1기억노드 접촉공(14) 및 제1비트선 접촉공(15)을 동시에 형성한다. 이때, 제1기억노드 접촉공(14)은 제22도(Next, as shown in Figs. 22A and 22B, the
b)에 나타낸 바와 같이 소자분리영역(2)의 위까지 형성되도록한다. 또 이때, 다결정실리콘막(11)의 에칭속도가 층간절연막(13)의 에칭속도보다 충분히 작아지도록 에칭조건을 선택함으로써, 다결정실리콘막(11)이 에칭스톱퍼로서 작용하게 된다. 이에 따라, 기억노드 접촉공(14)과 게이트전극(6)사이의 거리 또는 비트선 접촉공(15)과 게이트전극(6) 사이의 거리가 매우 짧은 경우에도, 기억노드전극과 게이트전극(6) 사이 또는 비트선과 게이트전극(6) 사이의 단락의 발생의 우려도 없다.As shown in b), it is formed up to the
이후, 제23도(a) 및 제23도(b)에 나타낸 바와 같이, 등방성 에칭 혹은 화학적 건식에칭(CDE)에 의해 제1기억노드 접촉공(14) 및 제1비트선 접촉공(15)에 대응하는 부분의 다결정실리콘막(11)을 제거하여 밑바탕의 질화실리콘막(10)을 노출시킨다.Thereafter, as shown in FIGS. 23A and 23B, the first memory
이어서, 제24도(a) 및 제24도(b)에 나타낸 바와 같이, 적어도 기억노드 접촉공의 측벽 및 비트선 접촉공의 측벽에 노출하는 부분으로부터 다결정실리콘막(11)을 산화하여 산화실리콘막(12)으로 한다. 여기에서는, 다결정실리콘막(11) 전체를 산화실리콘막(12)으로 되도록 했지만, 적어도 기억노드 접촉공의 측벽 및 비트선 접촉공의 측벽에 노출하는 다결정실리콘막만을 산화실리콘막(12)으로 되도록 해도 좋다. 이와 같이, 잔류하는 다결정실리콘막중 적어도 접촉공의 측벽에 노출하는 부분을 산화함으로써, 잔류하는 다결정실리콘막(11)을 통한 기억노드전극 사이의 단락, 또는 기억노드전극과 비트선 사이의 단락등의 문제를 방지할 수 있다. 또, 이때 층간절연막(13)에 인유리 등을 이용하고 있는 경우에는, 층간절연막의 평탄화를 동시에 행할 수 있다.Subsequently, as shown in FIGS. 24A and 24B, the
이후, 제25도(a) 및 제25도(b)에 나타낸 바와 같이, 이방성 에칭에 의해 제1기억노드 접촉공(14) 및 제1비트선 접촉공(15)의 질화실리콘막(10) 및 그 아래의 얇은 산화실리콘막(9)을 제거함으로써, 실리콘기판 표면을 노출시킨다. 이때, 게이트전극의 측벽 및 상부는 두꺼운 절연막으로 덮여 있기 때문에, 에칭이 게이트전극에 도달할 우려는 없다.Thereafter, as shown in FIGS. 25A and 25B, the
이후, 제26도(a) 및 제26도(b)에 나타낸 바와 같이, 기판 전면에 예컨대 고농도로 도우프된 다결정실리콘막(16)을 막두께가 접촉공(14,15)의 단변의 1/2 이상으로 되도록 퇴적하고(여기에서 단변의 1/2 이상으로 되도록 퇴적하는 것은 완전히 접속공을 매립하기 위함이다), 그후 기판의 전면을 층간절연막(13)의 표면이 노출될 때까지 에칭함으로써 다결정실리콘막(16)을 접촉공내에만 잔류시킨다. 여기에서, 이 다결정실리콘막의 도우핑은 500Å 정도의 얇은 다결정실리콘막을 퇴적한 후, 예컨대 As이온을 이온주입하고, 더욱이 접촉공의 단변의 1/2 이상으로 되도록 다결정실리콘막을 재차 퇴적하며, As이온을 이온 주입한 후, CVD법에 의해 산화실리콘막을 퇴적하고, 열처리를 행한다고 하는 방법에 의한 것도 가능하다.Thereafter, as shown in FIGS. 26A and 26B, the film thickness of the
더욱이 또, 이 공정에서는 다결정실리콘막을 전면에 매립한 후, 재차 에칭하는 방법을 이용했지만, 예컨대 다결정실리콘막 또는 단결정실리콘막을 선택적으로 접촉공내에만 성장시키는 방법을 취하도록 해야 좋다.Moreover, in this step, the method of embedding the polysilicon film on the entire surface and then etching again is used. For example, a method of selectively growing the polysilicon film or the single crystal silicon film only in the contact hole may be employed.
이후, 제27도(a) 및 제27도(b)에 나타낸 바와 같이, 예컨대 열산화법에 의해 기판의 표면에 200Å 정도의 산화실리콘막(17)을 형성한 후, 그 위에 CVD법에 의해 막두께 500Å의 산화실리콘막(18)을 퇴적하고, 포토리소그래피법 및 반응성 이온에칭에 의해 산화실리콘막(17,18)을 선택적으로 제거하여 제2비트선 접촉공(24)을 형성한다.Thereafter, as shown in Figs. 27A and 27B, a
그리고, 제28도(a) 및 제28도(b)에 나타낸 바와 같이, 기판의 전면에 다결정실리콘막을 퇴적하고, 도우핑을 행한 후, 포토리소그래피법 및 반응성 이온에칭에 의해 패터닝하여 비트선(25)을 형성한다. 여기에서, 비트선(25)은 단층의 다결정실리콘막으로 형성했지만, 비트선은 다결정실리콘막과 실리사이드층의 적층구조라도 좋다.As shown in Figs. 28A and 28B, a polysilicon film is deposited on the entire surface of the substrate, doped, and then patterned by photolithography and reactive ion etching. 25). Here, the
다음으로, 제29도(a) 및 제29도(b)에 나타낸 바와 같이, 산화실리콘막으로 이루어진 층간절연막(23)을 퇴적하고, 열처리에 의해 표면의 평면화를 행한후, 포토리소그래피법 및 반응성 이온에칭에 의해 기억노드 접촉공에 대응하는 부분의 다결정실리콘막(16)의 표면만이 노출되도록 층간절연막(23), 산화실리콘막(17,18)을 선택적으로 제거하여 제2기억노드 접촉공(19)을 형성한다. 이때, 매립층(16)은 소자분리영역(2)까지 확장하여 형성되므로, 기억노드 접촉공을 소자분리영역(2)의 위에 형성할 수 있다.Next, as shown in Figs. 29A and 29B, an
이와 같이 해서 기억노드 접촉공을 형성한 후, 기판의 전면에 다결정실리콘막을 퇴적하고, 도우핑을 행한 후, 포토리소그래피법 및 반응성 이온에칭에 의해 패터닝하여 기억노드전극(20)을 형성한다. 그리고 이 상층에 CVD법에 의해 막두께 10㎚의 질화실리콘막을 퇴적한 후, 900℃ 정도의 수증기분위기중에서 30분 정도 산화하여 산화실리콘막을 형성함으로써 질화실리콘막과 산화실리콘막의 2층막으로 이루어진 캐패시터절연막(21)을 형성한다(제30도(a) 및 제30도(b) 참조).After the memory node contact holes are formed in this manner, a polysilicon film is deposited on the entire surface of the substrate, doped, and patterned by photolithography and reactive ion etching to form the
그리고, 이 캐패시터절연막(21)상에 다결정실리콘막을 퇴적하고, 도우핑을 행하여 플레이트전극(22)을 형성한다. 더욱이, 이 플레이트전극(22)상에 산화실리콘막으로 이루어진 층간절연막(26)을 퇴적하고, 열처리에 의해 표면의 평탄화를 행하여 제19도(a) 내지 제19도(c)에 나타낸 바와 같은 메모리셀을 완성한다.Then, a polysilicon film is deposited on the
상술한 구조에서는, 캐패시터를 비트선보다도 상층에 형성하도록 하고 있기 때문에, 상술한 바와 같이 기억노드전극의 가공이 용이해져서 캐패시터의 면적을 넓게 할 수 있는 데다가, 플레이트전극을 셀어레이내에서 패터닝할 필요가 없기 때문에 신뢰성도 향상시킬 수 있다.In the above structure, since the capacitor is formed above the bit line, the storage node electrode can be easily processed as described above, so that the area of the capacitor can be increased, and the plate electrode must be patterned in the cell array. Since there is no, the reliability can be improved.
또, 기억노드전극을 적층구조로 하도록 하면 더 한층의 캐패시터용량의 증대를 도모할 수 있다.In addition, when the storage node electrodes have a stacked structure, the capacitance of the capacitor can be further increased.
더욱이, 기억노드 접촉공내에 매립된 도전층을 소자분리영역까지 확장되도록 형성하고 있기 때문에, 캐패시터의 평면부분의 면적을 넓게 할 수 있다.Furthermore, since the conductive layer embedded in the memory node contact hole is formed to extend to the element isolation region, the area of the planar portion of the capacitor can be increased.
더욱이, 이 도전층에 접촉하기 위한 제2접촉공을 소자분리영역상에 있어서 개구하도록 형성함으로써, 소자점유면적을 증대시키는 일없이 캐패시터용량이 큰 DRAM을 얻을 수 있다. 즉, 이 리딩패드의 역할을 하는 매립 도전층은, 미리 게이트전극에 대해 자기정합적으로 형성된 제1접촉공에 도전층을 매립함으로써 형성할 수 있기 때문에, 게이트전극에 자기정합적으로 형성할 수 있고, 정합여유를 취할 필요가 없어 다결정실리콘층 등을 패터닝하여 형성하는 종래기술에 따른 패드에 비해 패드점유면적을 작게 할 수 있다. 따라서, 패드와 제2기억노드 접촉공 또는 제2비트선 접촉공 사이에 정합어긋남이 생긴 경우에도, 패드가 게이트전극과 단락할 우려가 없기 때문에, 여유를 갖게 하여 큰 패드를 형성할 필요는 없다.Further, by forming the second contact hole for contacting the conductive layer so as to open on the element isolation region, a DRAM having a large capacitor capacity can be obtained without increasing the element occupancy area. In other words, the buried conductive layer serving as the leading pad can be formed by embedding the conductive layer in the first contact hole formed in advance with respect to the gate electrode. In addition, the pad occupying area can be reduced compared to the pad according to the prior art in which a polysilicon layer or the like is patterned and formed without the need for matching margin. Therefore, even when a misalignment occurs between the pad and the second memory node contact hole or the second bit line contact hole, there is no fear that the pad will short-circuit with the gate electrode, so it is not necessary to provide a large pad with a margin. .
[실시예 7]Example 7
상기 제6실시예에서는 제1접촉공(14,15)의 형성시에 층간절연막의 에칭스톱퍼로 다결정실리콘막을 사용하고, 접촉공 형성후 이 다결정실리콘막을 산화하는 방법을 이용했지만, 소자면적이 충분히 넓은 경우에는 이러한 특수한 방법을 이용하지 않고 제1접촉공을 형성하는 용으로 해도 좋다.In the sixth embodiment, a polysilicon film is used as an etch stopper of the interlayer insulating film at the time of forming the first contact holes 14 and 15, and a method of oxidizing the polysilicon film after contact hole formation is used. In the wide case, it may be used for forming the first contact hole without using such a special method.
제7실시예로서, 이 에칭 스톱퍼를 사용하지 않고 제1접촉공을 형성하는 공정을 간략화한 예에 대해 설명한다.As a seventh embodiment, an example in which the process of forming the first contact hole without using this etching stopper is simplified will be described.
제31도(a) 및 제31도(b)는, 본 발명의 제7실시예에 따른 적층형 메모리셀구조의 DRAM의 비트선방향으로 인접하는 2비트분을 나타낸 (제19도(a)에서의) A-A ' 선과 B-B ' 선에 따른 단면도이다.31A and 31B show two bits adjacent to each other in the bit line direction of the DRAM of the stacked memory cell structure according to the seventh embodiment of the present invention (Fig. 19A). Of) Sectional view along line AA 'and line BB'.
이 DRAM의 구조는, 제19도에 나타낸 제6실시예의 DRAM과 거의 동일하다. 다음에는 DRAM의 제조방법에 대해 첨부도면을 참조하면서 설명한다.The structure of this DRAM is almost the same as that of the sixth embodiment shown in FIG. Next, a method for manufacturing a DRAM will be described with reference to the accompanying drawings.
제32도 내지 제38도는 이 DRAM의 제조공정을 나타낸 도면으로, 각 도면에 있어서 (a) 및 (b)는 각각 DRAM의 비트선방향으로 인접하는 2비트분을 나타낸 제19도(a)에서의 A-A ' 선과 B-B ' 선에 따른 단면도이다.32 to 38 are diagrams illustrating a manufacturing process of this DRAM, in which (a) and (b) each show two bits adjacent to each other in the bit line direction of the DRAM. Sectional view along the AA 'and BB' lines.
먼저, 제6실시예와 마찬가지로 하여, 제32도(a) 및 제32도(b)에 나타낸 바와 같이, 5Ωㆍ㎝ 정도의 비저항을 갖는 p형 실리콘기판(1)의 표면에 소자분리절연막(2) 및 펀치스루 스톱퍼용의 p형 확산층(3)을 형성한 후, 이 상층에 게이트절연막(5), 게이트전극 및 n형 확산층으로 이루어진 소오스·드레인영역(4a,4b)을 형성하여 스위칭 트랜지스터로서의 MOSFET를 형성함과 더불어, 게이트전극(6)의 측면에 자기정합적으로 측벽절연막(8)을 남긴다.First, as in the sixth embodiment, as shown in FIGS. 32A and 32B, an element isolation insulating film (PB) is formed on the surface of the p-
이후, 제33도(a) 및 제33도(b)에 나타낸 바와 같이, 인유리 등으로 이루어진 층간절연막(13)을 퇴적한다. 이때, 이 층간절연막(13)은 열처리에 의해 평탄화해도 좋고, 또 어떠한 처리도 수행하지 않아도 좋다. 그리고, 포토리소그래피법 및 반응성 이온에칭에 의해 이 층간절연막(13)을 패터닝하여 제1기억노드 접촉공(14) 및 제1비트선 접촉공(15)을 동시에 형성한다. 이때, 제1기억노드 접촉공(14)은 제33도(b)에 나타낸 바와 같이 소자분리영역(2)의 위까지 개공하도록 한다. 여기에서, 상기 제6실시예에서는 다결정실리콘의 스톱퍼층이 존재했지만, 이 예에서는 스톱퍼층이 없기 때문에 이 제1접촉공을 형성하는데 필요한 에칭시간을 적당한 값으로 설정하고, 소자분리영역의 절연막이 오버에칭되지 않도록 할 필요가 있다.Thereafter, as shown in Figs. 33A and 33B, an
이후, 제6실시예와 마찬가지로 제34도(a) 및 제34도(b)에 나타낸 바와 같이, 전면에 예컨대 고농도로 도우프된 다결정실리콘막(16)을 막두께가 접촉공(14,15)의 단변의 1/2 이상으로 되도록 퇴적하고(여기에서 단변의 1/2 이상으로 되도록 퇴적하는 것은 완전히 접촉공을 매립하기 위함이다), 그후 전면을 층간절연막(13)의 표면이 노출될 때까지 에칭함으로써 다결정실리콘막(16)을 접촉공내에만 잔류시킨다. 여기에서도 이 다결정실리콘막의 도우핑은, 500Å 정도의 얇은 다결정실리콘막을 퇴적한 후, 예컨대 As이온을 이온주입하고, 더욱이 접촉공의 단변의 1/2 이상으로 되도록 다결정실리콘막을 재차 퇴적하며, As이온을 이온주입한 후, CVD법에 의해 산화실리콘막을 퇴적하고, 열처리를 행한다고 하는 방법에 의한 것도 가능하다.Thereafter, as in the sixth embodiment, as shown in FIGS. 34A and 34B, the film thickness of the
더욱이 또, 이 공정에서는 다결정실리콘막을 전면에 매립한 후, 다시 에칭한다고 하는 방법을 이용했지만, 예컨대 다결정실리콘막 혹은 단결정실리콘막을 선택적으로 접촉공내에서만 성장시킨다고 하는 방법을 취하도록 해도 좋다.Moreover, in this step, the method of embedding the polysilicon film on the entire surface and then etching again is used. For example, a method of selectively growing the polysilicon film or the single crystal silicon film only in the contact hole may be employed.
이후, 제35도에 나타낸 바와 같이, 예컨대 열산화법에 의해 표면에 200Å 정도의 산화실리콘막(17)을 형성한 후, 그 위에 CVD법에 의해 막두께 500Å의 산화실리콘막(18)을 퇴적하고, 포토리소그래피법 및 반응성 이온에칭에 의해 산화실리콘막(17,1Thereafter, as shown in FIG. 35, a
8)을 선택적으로 제거하며 제2비트선 접촉공(24)을 형성한다.8) is selectively removed to form a second bit
그리고, 제36도에 나타낸 바와 같이, 전면에 다결정실리콘막을 퇴적하고, 도우핑을 행한 후, 포토리소그래피법 및 반응성 이온에칭에 의해 패터닝하여 비트선(25)을 형성한다.As shown in FIG. 36, a polysilicon film is deposited on the entire surface, doped, and then patterned by photolithography and reactive ion etching to form bit lines 25. As shown in FIG.
이후, 제37도(a) 및 제37도(b)에 나타낸 바와 같이, 산화실리콘막으로 이루어진 층간절연막(23)을 퇴적하고, 열처리에 의해 표면의 평탄화를 행한 다음, 포토리소그래피법 및 반응성 이온에칭에 의해 기억노드 접촉공에 대응하는 부분의 다결정실리콘막Thereafter, as shown in FIGS. 37A and 37B, an
(16) 표면만이 노출되도록 층간절연막(23), 산화실리콘막(17,18)을 선택적으로 제거하여 제2기억노드 접촉공(19)을 형성한다. 이 경우도, 매립층(16)은 소자분리영역(2)까지 확장하여 형성되므로, 기억노드 접촉공을 소자분리영역(2)의 위에 형성할 수 있다.(16) The second memory
이와 같이 해서 기억노드 접촉공을 형성한 후, 제38도(a) 및 제38도(b)에 나타낸 바와 같이 전면에 다결정실리콘을 퇴적하고, 도우핑을 행한 후, 포토리소그래피법 및 반응성 이온에칭에 의해 패터닝하여 기억노드전극(20)을 형성한다. 그리고, 이 상층에 CVD법에 의해 막두께 10㎚의 질화실리콘막을 퇴적한 후, 900℃정도의 수증기분위기중에서 30분 정도 산화하여 산화실리콘막을 형성함으로써, 질화실리콘막과 산화실리콘막의 2층막으로 이루어진 캐패시터절연막(21)을 형성한다.After forming the memory node contact holes in this manner, as shown in Figs. 38 (a) and 38 (b), polysilicon is deposited on the entire surface and doped, followed by photolithography and reactive ion etching. The
그리고, 이 캐패시터절연막(21)상에 다결정실리콘막을 퇴적하고, 도우핑을 행하여 플레이트전극(22)을 형성한다. 더욱이, 이 플레이트전극(22)상에 산화실리콘막으로 이루어진 층간절연막(26)을 퇴적하고, 열처리에 의해 표면의 평탄화를 행하여 제31도(a) 및 제31도(b)에 나타낸 바와 같은 메모리셀을 완성한다.Then, a polysilicon film is deposited on the
이 방법에서는, 에칭 스톱퍼를 사용하지 않고 제1접촉공을 형성하고 있기 때문에, 공정이 간략화된다.In this method, since the first contact hole is formed without using the etching stopper, the process is simplified.
[실시예 8]Example 8
상기 제6실시예에서는 기억노드 접촉공 부분의 매립층(16)이 소자분리영역(2)으로부터 위쪽으로 돌출하도록 형성했지만, 제39도(a) 내지 제39도(d)에 나타낸 바와 같이 기억노드 접촉공 대신에 비트선 접촉공 부분의 매립층을 소자분리영역(2)으로부터 위쪽으로 돌출하도록 형성하고, 비트선을 소자영역으로부터 1/2피치씩 어긋나게 해서 배선하도록 해도 좋다[제39도(b) 내지 제39도(d)는 각각 제39도(a)의 A-A ' 선, C-C ' 선에 따른 단면도이다].In the sixth embodiment, the buried
이 실시예에서도, 마찬가지로 소자의 미세화를 도모하는 것이 가능하게 된다.In this embodiment as well, the device can be miniaturized.
[실시예 9]Example 9
상기 제8실시예의 구조에 있어서, 에칭 스톱퍼를 사용하지 않고 제1접촉공을 형성하도록 해도 좋다. 제9실시예로서, 이 예를 제40도(a) 내지 제40도(c)에 나타낸다. 이 실시예의 구조는, 완성상태에서는 측벽절연막(8) 등의 주위를 덮는 질화실리콘막(1In the structure of the eighth embodiment, the first contact hole may be formed without using the etching stopper. As a ninth embodiment, this example is shown in Figs. 40 (a) to 40 (c). In the structure of this embodiment, the
0)이 없는 점에서 제8실시예의 구조와 다를 뿐이다.It differs from the structure of the eighth embodiment in that there is no 0).
[실시예 10]Example 10
상기 제9실시예의 구조에 있어서, 제41도(a) 및 제41도(b)에 나타낸 바와 같이 제1기억노드 접촉공(14) 및 비트선 접촉공(15)의 형상의 개공을 갖는 레지스트 패턴을 형성하고, 먼저 등방성 에칭을 행하여 패턴의 상부에지를 제거한 후, 이방성 에칭에 의해 접촉공을 개공하여 접촉공의 상부에지를 확장한 형상으로 하며, 이 제1접촉공(14,1In the structure of the ninth embodiment, a resist having openings in the shape of the first memory
5)내에 다결정실리콘막(16)을 매립하도록 해도 좋다.5) The
이에 따라, 게이트전극보다도 높은 위치에 있어서 제1기억노드 접촉공 및 제1비트선 접촉공이 확장되는 형상으로 되기 때문에, 제2기억노드 접촉공 및 제2비트선 접촉공이 정합어긋남을 일으킨 경우에도 게이트전극과 단락을 일으킬 우려는 없다. 더욱이, 접촉면적을 크게 취할 수 있기 때문에 접촉저항의 저감을 도모하는 것이 가능하게 된다.As a result, since the first storage node contact hole and the first bit line contact hole are expanded at a position higher than that of the gate electrode, even when the second storage node contact hole and the second bit line contact hole are misaligned, the gate is misaligned. There is no fear of short circuiting with the electrode. In addition, since the contact area can be large, it is possible to reduce the contact resistance.
[실시예 11]Example 11
상기 제10실시예의 구조에서는 제1접촉공(14,15)내에 매립되는 다결정실리콘막(16)의 상부에지를 확장한 형상으로 할 때에, 접촉공의 형상을 상부에지를 확장한 형상으로 했지만, 제1접촉공(14,15)의 형상은 종래와 같이 수직 단면을 갖도록 해 두고, 선택 CVD법에 의해 다결정실리콘막 또는 단결정실리콘막을 성장시키며, 그 두께를 접촉공의 깊이보다도 두껍게 하는 것에 의해서도 달성가능하다.In the structure of the tenth embodiment, when the upper edge of the
이와 같이 선택 CVD법에 의해 다결정실리콘막(16)을 성장시키고, 그 두께를 접촉공의 깊이보다도 두껍게 함으로써 상부에지를 확장한 형상으로 한 예를 제42도(a) 및 제42도(b)에 나타낸다.42A and 42B show examples in which the
본 실시예에 있어서도, 제10실시예와 마찬가지로 제2기억노드 접촉공 및 제2비트선 접촉공의 형성이 용이해진다.Also in this embodiment, the formation of the second memory node contact hole and the second bit line contact hole is facilitated as in the tenth embodiment.
[실시예 12]Example 12
또, 제43도(a) 및 제43도(b)에 나타낸 바와 같이, 제2비트선 접촉공(24)을 제1비트선 접촉공(15)보다도 크게 개공하고, 비트선(25)이 제1비트선 접촉공(15)내에 매립된 다결정실리콘막(16)의 측면에 있어서도 접촉을 취할 수 있도록 함으로써, 접촉면적을 크게 하여 접촉저항의 저감을 도모하도록 해도 좋다.As shown in Figs. 43A and 43B, the second bit
본 실시예에 있어서는, 제1비트선 접촉공에 있어서 게이트전극보다도 충분히 높은 위치까지 다결정실리콘막(16)이 매립되어 있고, 제2비트선 접촉공(24)을 만들 때에 오버 에칭을 일으켜도 게이트전극과의 단락의 발생을 초래하는 일이 없기 때문에 신뢰성 좋은 메모리셀을 실현할 수 있는 것이다.In this embodiment, the
[실시예 13]Example 13
다음에는 본 발명의 제13실시예로서, 제44도(a) 내지 제44도(d)에 나타낸 바와 같이, 제1기억노드 접촉공 및 제1비트선 접촉공을 형성하고, 다결정실리콘막(16)을 접촉공내에 매립한 후, 에칭공정 등에 의해 손상을 받은 제1층간절연막(13)의 표면을 제거하며, 다시 새로운 절연막을 형성함으로써, 다결정실리콘막(16)끼리의 단락을 방지하고 내압의 향상을 도모하도록 한 방법에 대해 설명한다.Next, as a thirteenth embodiment of the present invention, as shown in FIGS. 44A to 44D, a first memory node contact hole and a first bit line contact hole are formed, and a polysilicon film ( 16) is embedded in the contact hole, and then the surface of the first
제1실시예와 완전히 마찬가지로 하여, 층간절연막(13)을 패터닝하여 제1기억노드 접촉공(14) 및 제1비트선 접촉공(15)을 동시에 형성하지만, 이때 포토리소그래피법을 이용하여 레지스트를 패터닝한 후, 등방성 에칭공정을 행하고, 더욱이 이방성 에칭을 행함으로써 위쪽 부분에만 넓은 접촉공을 형성한다. 그리고, 인이 고농도로 도우프된 다결정실리콘막(16)을 제1접촉공(14,15)내에 매립하고, 이후 불화암모늄(NH4F) 용액을 사용하여 층간절연막(13)의 표면을 에칭하여 다결정실리콘막(16)의 신장된 부분을 노출시키며, 열처리를 행하여 이 다결정실리콘막(16)의 신장된 부분의 측벽에서도 산화실리콘막(17)을 형성한 후, CVD법에 의해 막두께 500Å의 산화실리콘막(18)을 퇴적한다[제45도(a) 내지 제45도(c)참조].In the same manner as in the first embodiment, the
이후의 공정은 제1실시예와 완전히 마찬가지로 형성한다. 이 제조방법에 의하면, 손상을 받은 층간절연막(13)의 표면을 일단 제거하고, 그후 막(13)의 표면은 새로운 산화실리콘막(18)으로 덮여지며, 또 다결정실리콘막(16)의 신장된 부분의 측벽에도 산화실리콘막(17)이 형성되어 있기 때문에, 한층 메모리셀의 내압이 향상된다.The subsequent process is formed in the same manner as in the first embodiment. According to this manufacturing method, the surface of the damaged
[실시예 14]Example 14
이상의 실시예에서는 기억노드 접촉공 및 비트선 접촉공을 동시에 형성할 때에, 층간절연막을 평탄화한 다음, 포토리소그래피법 및 반응성 이온에칭에 의해 접촉구멍을 개공하도록 했지만, 이 공정의 개량에 의해 보다 미세한 메모리셀을 실현하기 위한 예를 제14실시예에로서 제46도 내지 제53도를 참조하면서 설명한다.In the above embodiment, when the memory node contact hole and the bit line contact hole are simultaneously formed, the interlayer insulating film is planarized, and then the contact hole is opened by the photolithography method and the reactive ion etching. An example for realizing a memory cell is described with reference to FIGS. 46 to 53 as the fourteenth embodiment.
먼저, 게이트전극(6)의 형성 및 그 측면에 자기정합적으로 측벽절연막(8)을 남기는 공정까지는 상기한 제1실시예와 마찬가지로 행하고, 이후 열산화법에 의해 막두께200Å의 산화실리콘막(9), 막두께 20㎚의 질화실리콘막(10) 및 막두께50㎚의 다결정실리콘막(11)을 퇴적하며, 더욱이 그 위에 인유리 등의 층간절연막(13)을 형성한다. 이때, 이 층간절연막(13)은 제46도(a) 내지 제46도(c)에 나타낸 바와 같이 열처리에 의해 평탄화해도 좋고, 어떠한 처리도 수행하지 않아도 좋다.First, the formation of the
다음에는 제47도(a) 내지 제47도(c)에 나타낸 바와 같이, 포토리소그래피법 및 반응성 이온에칭에 의해 이 층간절연막(13)을 패터닝하여 막(13)의 패턴을 형성하고, 제1기억노드 접촉공(14) 및 제1비트선 접촉공(15)을 동시에 형성한다. 이때, 다결정실리콘막(11)의 에칭속도가 층간절연막(13)의 에칭속도보다 충분히 작아지도록 에칭조건을 선택함으로써, 다결정실리콘막(11)이 에칭스톱퍼로서 작용하게 된다. 따라서, 기억노드 접촉공(14)과 게이트전극(6) 사이의 거리 또는 비트선 접촉공(15)과 게이트전극(6) 사이의 거리가 매우 짧은 경우에도, 기억노드전극과 게이트전극(6) 사이 또는 비트선과 게이트전극(6)사이에 단락이 발생할 우려는 없다.Next, as shown in Figs. 47A to 47C, the
이후, 제48도(a) 내지 제48도(c)에 나타낸 바와 같이, 등방성 건식에칭 또는 화학적 건식에칭(CDE)법에 의해 제1기억노드 접촉공(14) 및 제1비트선 접촉공(15)에 대응하는 부분의 다결정실리콘막(11)을 제거하여 밑바탕의 질화실리콘막(10)을 노출시킨다.Subsequently, as shown in FIGS. 48A to 48C, the first memory
그리고, 제49도(a) 내지 제49도(c)에 나타낸 바와 같이, 적어도 기억노드접촉공의 측벽 및 비트선 접촉공의 측벽에 노출하는 다결정실리콘막(11)을 산화하여 산화실리콘막(12)으로 한다. 여기에서, 다결정실리콘막(11) 전체를 산화실리콘막(12)으로 되도록 해도 좋다. 이와 같이, 잔류하는 다결정실리콘막중 적어도 접촉공의 측벽에 노출하는 부분을 산화함으로써, 잔류하는 다결정실리콘막(11)을 통한 기억노드전극 사이의 단락 혹은 기억노드전극과 비트선 사이의 단락 등의 문제를 방지할 수 있다.49A and 49C, the
이후, 제50도(a) 내지 제50도(c)에 나타낸 바와 같이, 이방성 에칭에 의해 기억노드 접촉공(14) 및 비트선 접촉공(15)의 질화실리콘막(10) 및 그 아래의 얇은 산화실리콘막(9)을 제거함으로써 실리콘기판의 표면을 노출시킨다. 이때, 게이트전극의 측벽 및 상부는 두꺼운 절연막으로 덮어 있기 때문에, 에칭이 게이트전극에 도달할 우려는 없다.Thereafter, as shown in Figs. 50A to 50C, the
이와 같이 해서 기억노드 접촉공(14) 및 비트선 접촉공(15)을 형성한 후에는, 전술한 공정과 마찬가지로 하여 제51도(a) 내지 제51도(c)에 나타낸 바와같이 다결정실리콘막 퇴적후 에치백(etch-back)에 의해 접촉공 부분내에 매립하거나, 또는 단결정실리콘막을 선택적으로 성장시킨다.After the memory
이후, 또는 제52도(a) 내지 제52도(c)에 나타낸 바와 같이, 불화암모늄(NH4F)용액을 사용하여 층간절연막(13) 및 산화실리콘막(12)을 에칭제거한다. 이때, 질화실리콘막(10)이 에칭 스톱퍼로서 작용하기 때문에, 에칭시간을 길게 취하도록 해도 좋다. 또, 이때 에칭시간을 적어도 일부의 산화실리콘막만을 제거하도록 짧게 설정해도 좋다. 특히 산화실리콘막(12)은 열산화막이기 때문에, 막질이 양호하여 잔류하고 있어도 좋다.After that, or as shown in FIGS. 52A to 52C, the
더욱이, 제53도(a) 내지 제53도(c)에 나타낸 바와 같이, 필요하다면 열산화를 행하여 이 다결정실리콘막(16)의 상부 및 측벽에도 산화실리콘막(17)을 형성한 후, 그 위에 CVD법에 의해 막두께 500Å의 산화실리콘막(18)을 퇴적한다.Furthermore, as shown in Figs. 53A to 53C, thermal oxidation is performed if necessary to form the
이후는 제1실시예와 완전히 마찬가지로 하여 제54도(a) 내지 제54도(c)에 나타낸 바와 같은 메모리셀을 완성한다.Thereafter, the memory cells as shown in Figs. 54A to 54C are completed in the same manner as in the first embodiment.
이 제조방법에 의하면, 제1기억노드 및 비트선 접촉공의 형성시에 있어서, 에칭 스톱퍼로 되는 다결정실리콘막이 형성되어 있기 때문에, 게이트전극과의 정합어긋남을 고려하여 여유를 갖게 할 필요가 없어 소자의 미세화 및 신뢰성의 향상을 도모하는 것이 가능하게 된다.According to this manufacturing method, when the first memory node and the bit line contact hole are formed, a polysilicon film serving as an etching stopper is formed, so that there is no need to allow a margin in consideration of misalignment with the gate electrode. This makes it possible to refine the microstructure and improve reliability.
그리고, 이 제조방법에 의하면, 손상을 받은 층간절연막(13)의 표면을 일단 제거하고, 새로운 산화실리콘막(18)으로 덮고 있으며, 또 다결정실리콘막(16)의 신장된 부분의 측벽에도 산화실리콘막(17)이 형성되어 있기 때문에, 매립층 사이의 거리가 더 감소해도, 내압을 양호하게 유지할 수 있다.According to this manufacturing method, the surface of the damaged
더욱이, 상기 실시예에 있어서는 적층형 메모리셀 구조를 갖는 DRAM에 대해 설명했지만, 본 발명의 제조방법은 적층형 메모리셀 구조를 갖는 DRAM에 한정되지 않고, 종횡비(aspect ratio)가 높은 접촉공을 형성하는 공정을 포함하는 다른 장치의 형성시에도 유효한 방법이다.Furthermore, in the above embodiment, a DRAM having a stacked memory cell structure has been described, but the manufacturing method of the present invention is not limited to a DRAM having a stacked memory cell structure, and a step of forming contact holes having a high aspect ratio. It is also an effective method when forming another apparatus including a.
[발명의 효과][Effects of the Invention]
이상 설명한 바와 같이 본 발명의 반도체기억장치에 의하면, 기억노드 접촉공 혹은 비트선 접촉공의 적어도 한쪽이, 게이트전극상에 제1층간절연막을 형성한 후에 제1접촉공을 형성하고, 접촉공에 게이트전극보다도 높은 위치까지 도전층을 매립하며, 더욱이 이 상층에 층간절연막을 형성하고, 그 층간절연막의 일부를 에칭하여 도전층을 노출시키도록 하며, 이 도전층에 대해 제2접촉공을 형성하고 있기 때문에, 미세화 및 신뢰성의 향상을 도모하는 것이 가능하게 된다.As described above, according to the semiconductor memory device of the present invention, at least one of the memory node contact hole or the bit line contact hole forms the first contact hole after the first interlayer insulating film is formed on the gate electrode, Embedding the conductive layer to a position higher than the gate electrode, and further, forming an interlayer insulating film on the upper layer, etching a part of the interlayer insulating film to expose the conductive layer, and forming a second contact hole for the conductive layer. Therefore, it becomes possible to aim at miniaturization and improvement of reliability.
또, 캐패시터를 비트선보다도 상층에 형성하도록 하면, 기억노드전극의 가공이 용이해지고, 캐패시터면적을 크게 할 수 있는 데다가, 플레이트전극을 셀어레이내에서 패터닝할 필요가 없기 때문에 신뢰성도 향상된다.In addition, when the capacitor is formed above the bit line, the storage node electrode can be easily processed, the capacitor area can be increased, and the plate electrode need not be patterned in the cell array, thereby improving reliability.
또, 매립층끼리의 단락의 원인인 손상을 받은 제1층간절연막의 적어도 표면을 제거하고, 양질의 제2층간절연막으로 바꿔 놓도록 하고 있기 때문에, 단락의 우려가 없어 신뢰성 높은 반도체기억장치를 얻는 것이 가능하게 된다.In addition, since at least the surface of the damaged first interlayer insulating film, which causes short circuits between buried layers, is removed and replaced with a high quality second interlayer insulating film, there is no fear of a short circuit, thereby obtaining a reliable semiconductor memory device. It becomes possible.
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