KR100225068B1 - Wireless modem device - Google Patents
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Abstract
본 발명은 무선 디지탈 모뎀 장치에 관한 것으로, 실내에 설치된 퍼스널 컴퓨터간 무선 통신을 지원하는 무선 디지탈 모뎀 장치에 있어서, 상기 퍼스널 컴퓨터로부터 전송되는 디지탈 데이터를 패킷(packet)으로 분할하고 각 패킷에는 순환 리던던시체크 부호(Cyclic Redundancy check Code)와 상대방의 어드레스(address)를 첨부한 후 이를 채널코딩하고 다시 직각위상편이키잉(Quadrature Phase Shift Keying) 방식으로 변조하며, 상기 채널코딩시 상기 패킷에 대한 오류정정부호화를 수행하는 길쌈부호기를 구비하는 송신부, 상기 송신부에는 출력되는 신호를 전파로 발사하는 안테나부, 및 상기 안테나부에서 발사된 전파를 수신하고 상기 수신된 전파를 디지탈로 변환하고 이를 복조하고 복호한 후 상기 패킷으로 복구하고 상기 복구된 패킷에서 순환리던던시체크 부호를 검색하여 오류가 발견되며 해당 패킷에 대해 재전송을 요구하며, 상기 패킷 복구시 상기 패킷에 포함된 오류를 정정하는 비터비 복호기를 포함하는 수신부를 구비함으로써 데이터 전파 과정에서 발생하는 에러로 인한 데이터 손실이 효율적으로 방지된다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a wireless digital modem device, comprising: in a wireless digital modem device supporting wireless communication between personal computers installed indoors, digital data transmitted from the personal computer is divided into packets, and each packet is cyclically redundancy. After attaching a Cyclic Redundancy Check Code and an address of the other party, the channel coded code is modulated by Quadrature Phase Shift Keying, and error correction coding is performed on the packet during the channel coding. A transmitting unit having a convolutional encoder for performing the transmission unit, an antenna unit for emitting the output signal as a radio wave, and receiving the radio wave emitted from the antenna unit, converting the received radio wave into digital, and demodulating and decoding the same. The packet is recovered to the packet and the cyclic redundancy check code is By detecting the error and requesting retransmission of the packet, the receiver includes a Viterbi decoder for correcting the error included in the packet when the packet is recovered. It is effectively prevented.
Description
본 발명은 무선 디지탈 모뎀 장치에 관한 것으로서, 특히 무선으로 데이터 통신을 할 수 있는 무선 디지탈 모뎀 장치에 관한 것이다.The present invention relates to a wireless digital modem device, and more particularly, to a wireless digital modem device capable of wirelessly performing data communication.
현재 퍼스널 컴퓨터 상호간에 데이터를 주고 받을 때 유선을 사용한 전송로가 이용되고 있다. 그 중에 가장 보편적으로 사용되고 있는 것은 구내정보통신망(local Area Network)과 인터넷(inter-Net)이 있다. 이와같은 유선을 사용한 퍼스널 컴퓨터간의 통신에 있어서 가장 큰 문제는 유선을 설치하는 작업과정이 필요하다는 것이다. 그것은 시간과 공간을 필요로 한다. 그러나 무선으로 퍼스널 컴퓨터간에 데이터를 주고받을 수 있다면 유선 설치 작업이 필요없게되어 그만큼 시간과 비용을 절감할 수 있다. 따라서 보다 빠르고 효율적인 통신을 위해 무선 통신 장치가 필요하다.Currently, wired transmission paths are used to exchange data between personal computers. Among them, the most commonly used are local area network and internet (inter-Net). The biggest problem in the communication between personal computers using such a wire is the need to install the wire. It takes time and space. But if you can send and receive data between personal computers wirelessly, you don't need to install wires, which saves you time and money. Therefore, a wireless communication device is required for faster and more efficient communication.
본 발명이 이루고자하는 기술적 과제는 무선으로 데이터 통신을 하며 데이터 전송 도중에 발생하는 에러로 인하여 데이터가 손실되는 것을 효율적으로 방지할 수 있는 무선 디지탈 모뎀 장치를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a wireless digital modem apparatus capable of efficiently preventing data loss due to an error occurring during data transmission while performing data communication wirelessly.
제1도는 본 발명의 무선 디지탈 모뎀 장치의 구성을 나타내는 블록도.1 is a block diagram showing the configuration of a wireless digital modem device of the present invention.
제2도는 상기 제1도에 도시된 송신부의 구성을 나타내는 블록도.FIG. 2 is a block diagram showing the configuration of the transmitter shown in FIG.
제3도는 상기 제1도에 도시된 수신부의 구성을 나타내는 블록도.FIG. 3 is a block diagram showing the configuration of the receiver shown in FIG.
제4도에 상기 제3도에 도시된 비터비 복호기(Viterbi Decoder) 및 비터비 복호기 리셋(reset) 회로의 구성을 도시한 도면.4 is a diagram showing the configuration of the Viterbi decoder and Viterbi decoder reset circuit shown in FIG.
상기 기술적 과제를 이루기 위하여 본 발명은, 실내에 설치된 퍼스널 컴퓨터간 무선 통신을 지원하는 무선 디지탈 모뎀 장치에 있어서, 상기 퍼스널 컴퓨터로부터 전송되는 디지탈 데이터를 패킷(packet)으로 분할하고 각 패킷에는 순환리던던시체크 부호(Cyclic Redundancy check Code)와 상대방의 어드레스(address)를 첨부한 후 이를 채널코딩하고 다시 직각위상편이키잉(Quadrature Phase Shift Keying) 방식으로 변조하며, 상기 채널코딩시 상기 패킷에 대한 오류정정부호화를 수행하는 길쌈부호기를 구비하는 송신부, 상기 송신부에서 출력되는 신호를 전파로 발사하는 안테나부, 및 상기 안테나부에서 발사된 전파를 수신하고 상기 수신된 전파를 디지탈로 변환하고 이를 복조하고 복호한 후 상기 패킷으로 복구하고 상기 복구된 순환리던던시체크 부호를 검색하여 오류가 발견되면 해당 패킷에 대해 재전송을 요구하며, 상기 패킷 복구시 상기 패킷에 포함된 오류를 정정하는 비터비 복호기를 포함하는 수신부를 구비하는 무선 디지탈 모뎀장치를 제공한다.In order to achieve the above technical problem, the present invention provides a wireless digital modem apparatus for supporting wireless communication between personal computers installed indoors, wherein the digital data transmitted from the personal computer is divided into packets, and each packet is cyclically redundancy checked. After attaching the Cyclic Redundancy Check Code and the other party's address, it modulates it by channel coding and modulates the Quadrature Phase Shift Keying method again. A transmitter having a convolutional encoder to perform, an antenna unit for launching a signal output from the transmitter as a radio wave, and receiving the radio wave emitted from the antenna unit, converting the received radio wave into digital, demodulating and decoding the received radio wave; Recover the packet and retrieve the recovered cyclic redundancy check code. It is found when a retransmission request for the packet, and provides the digital wireless modem device having a receiver including a Viterbi decoder which corrects an error included in the packet when the packet recovery.
바람직하기는, 상기 송신부는 퍼스널 컴퓨터로부터 입력되는 디지탈 데이터를 인터페이싱(intergacing)하는 RS232C 인터페이스와, 상기 인터페이스로부터 입력되는 데이터가 변조되는 과정에서 필요한 제어를 수행하는 제1제어수단과, 상기 제1제어 수단으로부터 입력되는 데이터를 일정한 길이의 패킷으로 분할하고 분할된 각 패킷에 패리티 데이터를 첨부하는 고속데이터링크제어 및 동기데이터링크 제어 장치와, 상기 고속데이터링제어 및 동기데이터링크제어 장치로부터 출력되는 데이터를 채널 코딩하는 길쌈부호기와, 상기 길쌈부호기에서 출력되는 데이터를 직각위상편이키잉 방식으로 변조하는 디지탈 변조기, 및 상기 디지탈 변조기에서 출력되는 데이터를 아날로그 데이터로 변환하는 디지탈아날로그 변환기를 구비한다.Preferably, the transmitting unit RS232C interface for interfacing the digital data input from the personal computer, first control means for performing the necessary control in the process of the data input from the interface is modulated, and the first control A high speed data link control and synchronous data link control device for dividing data input from the means into packets of a predetermined length and attaching parity data to each divided packet, and data output from the high speed data linking control and synchronous data link control devices; A convolutional encoder for channel coding, a digital modulator for modulating the data output from the convolutional encoder by a quadrature shift keying method, and a digital analog converter for converting the data output from the digital modulator into analog data.
또, 상기 안테나부는 상기 송신부로부터 출력되는 아날로그 신호를 무선채널 대역 주파수로 변환하는 업 변환기와, 상기 업 변환기에서 출력되는 신호를 공중으로 발사하는 안테나, 및 상기 안테나를 통해서 입력되는 전파를 복조기 입력 주파수로 변환하는 다운 변환기를 구비한다.The antenna unit may include an up converter for converting an analog signal output from the transmitter into a radio channel band frequency, an antenna for firing the signal output from the up converter into the air, and a radio wave input through the antenna to a demodulator input frequency. It has a down converter to convert to.
또한, 상기 수신부는 상기 안테나부로부터 입력되는 아날로그 데이터를 디지탈 데이터로 변환하는 아날로그디지탈 변환기와, 상기 아날로그디지탈 변환기로부터 출력되는 데이터를 복조하는 디지탈 복조기와, 상기 디지탈 복조기로부터 출력되는 데이터를 복호하여 고속데이터링크제어 패킷으로 복구하고 그 과정에서 패킷내에 발생된 오류를 정정하는 비터비 복호기 및 비터비 복호기 리셋 회로와, 상기 비터비 복호기 및 비터비 복호기 리셋 회로로부터 출력되는 데이터의 순환리던던시 체크 부호 검색 과정을 거치고 오류가 발견되면 재전송을 요구하고 오류가 없으면 데이터를 출력하는 고속데이터링크제어 및 동기데이터링크제어 장치와, 상기 고속 데이터링크제어 및 동기 데이터링크제어 장치로부터 출력되는 데이터를 입력으로하는 제2제어수단, 및 상기 제2제어수단과 퍼스널 컴퓨터와의 데이터 교환을 위한 RS232C인터페이스를 구비한다.The receiver may further include: an analog digital converter for converting analog data input from the antenna unit into digital data; a digital demodulator for demodulating data output from the analog digital converter; and a data demodulated from the digital demodulator. A cyclic redundancy check code retrieval process for restoring data link control packets and correcting errors generated in the packets in the process, and a data output from the Viterbi decoder and Viterbi decoder reset circuit. A high speed data link control and synchronous data link control device for requesting retransmission when an error is found and outputting data if there is no error, and a second input for inputting data output from the high speed data link control and synchronous data link control device. Control Stage, and a RS232C interface for data exchange with the second control means and a personal computer.
또한, 상기 비터비 복호기는 상기 비터비 복호기에 입력되는 데이터를 정상적으로 복호하지못할 만큼 상기 입력되는 데이터에 에러가 발생했을 때 펄스 신호를 발생하여 상기 입력되는 데이터의 헤더에 소정의 길이의 '0'을 첨부하여 상기 비터비 복호기를 리셋시키는 비터비 복호기 리셋 회로를 더 구비하며, 상기 비터비 복호기 리셋 회로는 상기 펄스 신호를 입력으로 하는 타이머(Timer)와, 상기 타이머의 입력단에 연결되어 상기 타이머에서 출력되는 펄스의 주기를 결정하는 펄스 주기 제어 수단과, 상기 타이머의 출력과 상기 디지탈 복조기의 출력을 입력으로하고 출력단은 상기 비터비 복호기에 입력되는 AND게이트를 구비하여 상기 비터비 복호기에서 펄스가 발생하면 상기 비터비 복호기는 리셋된다.In addition, the Viterbi decoder generates a pulse signal when an error occurs in the input data such that the data input to the Viterbi decoder cannot be normally decoded, and generates a '0' of a predetermined length in the header of the input data. The apparatus further includes a Viterbi decoder reset circuit for resetting the Viterbi decoder, wherein the Viterbi decoder reset circuit is connected to an input terminal of the timer and receives a timer. Pulse period control means for determining the period of the output pulse, and the output of the timer and the output of the digital demodulator as an input and the output terminal has an AND gate input to the Viterbi decoder to generate a pulse in the Viterbi decoder The Viterbi decoder is then reset.
또한, 상기 펄스 주기 제어 수단은 전원 전압과 상기 타이머 사이에 연결된 저항과, 접지 전압과 상기 타이머 사이에 연결된 캐패시터로 구성하고, 상기 비터비 복호기의 출력단에 입력단이 연결되고 상기 타이머의 입력단에 출력단이 연결된 제1인버터와, 상기 타이머의 출력단에 입력단이 연결되고 상기 AND게이트의 입력단에 출력단이 연결된 제2인버터를 더 구비한다.The pulse period control means may include a resistor connected between a power supply voltage and the timer, and a capacitor connected between a ground voltage and the timer. And a second inverter connected to an output terminal of the timer and an output terminal connected to an input terminal of the AND gate.
상기 본 발명에 의하여 무선으로 데이터 통신을 하며 데이터 전파 과정에서 발생하는 에러로 인한 데이터 손실이 효율적으로 방지된다.According to the present invention, data communication is performed wirelessly, and data loss due to an error occurring in the data propagation process is effectively prevented.
이하, 실시예를 통하여 본 발명을 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail through examples.
제1도는 본 발명의 무선 디지탈 모뎀 장치의 구성을 나타내는 블록도이다. 제1도에 도시된 무선 디지탈 모뎀 장치는 퍼스널 컴퓨터에서 출력되는 데이터를 에러가 발생하더라도 데이터 손실을 방지할 수 있도록 부호화(coding)하는 송신부(11)와, 상기 송신부(11)에서 출력되는 데이터의 주파수를 무선채널대역 주파수로 높이고 주파수가 높아진 데이터를 공중으로 발사하기도 하고 공중에서 입력되는 데이터의 주파수를 복조기 입력 주파수로 낮추는 안테나부(15), 및 상기 안테나부(15)에서 출력되는 데이터를 입력으로하고 상기 안테나부(15)에서 출력되는 데이터를 복조한 후 퍼스널 컴퓨터가 해석할 수 있는 데이터로 복호화(decoding)하는 수신부(13)로 구성되어있다.1 is a block diagram showing the configuration of the wireless digital modem device of the present invention. The wireless digital modem apparatus shown in FIG. 1 includes a transmitter 11 encoding data output from a personal computer so as to prevent data loss even if an error occurs, and a data output from the transmitter 11. The antenna unit 15 for raising the frequency to the radio channel band frequency, firing the data with higher frequency into the air, and lowering the frequency of the data input from the air to the demodulator input frequency, and inputs the data output from the antenna unit 15. And a receiving unit 13 which demodulates the data output from the antenna unit 15 and decodes the data to be interpreted by a personal computer.
제2도는 상기 제1도에 도시된 송신부(11)의 구성을 나타내는 블록도이다. 상기 송신부(11)는 퍼스널 컴퓨터로부터 입력되는 디지탈 데이터를 인터페이싱하는 RS232C 인터페이스(21)와, 상기 RS232C 인터페이스(21)로부터 입력되는 데이터가 변조되는 과정에서 필요한 제어를 수행하는 제1 제어 수단(25) 예컨대 마이크로콘트롤러(Microcontroller)와, 상기 제1 제어 수단(25)에 연결된 메모리(23)와, 상기 제1 제어 수단(25)으로부터 입력되는 데이터를 일정한 길이의 패킷으로 분할하고 분할된 각 패킷에 패리티 데이터를 첨부하는 고속데이터링크제어(HDLC) 및 동기데이터링크제어(SDLC) 장치(27)와, 상기 고속데이터링제어 및 동기데이터 링크제어 장치(27)로부터 출력되는 데이터를 채널 코딩(channel coding)하는 길쌈부호기(29)와, 상기 길쌈부호기(29)에서 출력되는 데이터를 직각위상편이키잉 방식으로 변조하는 디지탈 변조기(31), 및 상기 디지탈 변조기(31)에서 출력되는 데이터를 아날로그 데이터로 변환하는 디지탈아날로그 변환기(33)로 구성되어있다.FIG. 2 is a block diagram showing the configuration of the transmitter 11 shown in FIG. The transmitter 11 includes an RS232C interface 21 for interfacing digital data input from a personal computer and first control means 25 for performing necessary control in the process of modulating data input from the RS232C interface 21. For example, a microcontroller, a memory 23 connected to the first control means 25, and data input from the first control means 25 are divided into packets of a predetermined length, and parity is divided into each divided packet. Channel coding the data output from the high speed data link control (HDLC) and synchronous data link control (SDLC) device 27 to which data is attached, and the high speed data linking control and the synchronous data link control device 27. A weaving encoder 29, a digital modulator 31 for modulating data output from the weaving encoder 29 by a quadrature shift keying method, and the digital signal. It consists of the data output from the early 31 to a digital to analog converter 33 for conversion to analog data.
상기 송신부(11)의 작용을 설명하기로 한다. 퍼스널 컴퓨터로부터 상기RS232C 인터페이스(21)를 통해서 데이터가 상기 제1 제어 수단(25)으로 전달된다. 상기 제1 제어 수단(25)은 상기 데이터를 상기 메모리(23)에 저장한 후 변조 과정에 필요한 각종 세팅(setting)을 수행한다. 상기 메모리(23)에 저장된 데이터는 상기 고속데이터링크제어 및 동기데이터링크제어 장치(27)로 입력되어 일정한 길이의 패킷으로 분할된다. 어드레스 바이트(address byte)를 헤더(header)로 하는 각각의 패킷에는 순회리던던시체크부호(Cyclic Redundancy Check Code)가 첨부되어 순차적으로 길쌈부호기(29)로 입력된다. 상기 길씸부호기(29)에서는 입력되는 패킷들을 채널 코딩시켜서 상기 디지탈 변조기(31)로 출력한다. 상기 디지탈 변조기(31)는 입력된 패킷들을 직각위상편이키잉 방식을 통하여 차동 부호화(differential encoding)시킨다. 그러면 상기 수신부(13)에서 데이터 복구 과정에서 발생할 수 있는 위상 모호성에 기인한 수신 오류가 방지된다. 차동 부호화된 후 얻어진 데이터는 해당하는 심볼(symbol)로 매핑(mapping)된 후 변조 과정을 거치게 된다. 상기 디지탈 변조기(31)에서 출력되는 데이터는 디지탈이므로 상기 디지탈아날로그 변환기(33)에서 아날로그로 변환된 후 상기 안테나부로 출력된다.The operation of the transmitter 11 will be described. Data is transmitted from the personal computer to the first control means 25 via the RS232C interface 21. The first control means 25 stores the data in the memory 23 and then performs various settings necessary for the modulation process. Data stored in the memory 23 is input to the high speed data link control and synchronous data link control device 27 and divided into packets of a predetermined length. Each packet having an address byte as a header is appended with a cyclic redundancy check code and sequentially input to the convolutional encoder 29. The path encoder 29 channel-codes the incoming packets and outputs them to the digital modulator 31. The digital modulator 31 differentially encodes the inputted packets using quadrature shift keying. Then, the reception unit 13 prevents a reception error due to phase ambiguity that may occur during the data recovery process. The data obtained after the differential coding is mapped to a corresponding symbol and then subjected to a modulation process. Since the data output from the digital modulator 31 is digital, it is converted to analog by the digital analog converter 33 and then output to the antenna unit.
제3도는 상기 제1도에 도시된 수신부(13)의 구성을 나타내는 블록도이다. 상기 수신부(13)는 상기 안테나부(15)로부터 입력되는 아날로그 데이터를 디지탈 데이터로 변환하는 아날로그디지탈 변환기(41)와, 상기 아날로그디지탈 변환기(41)로부터 출력되는 데이터를 복조하는 디지탈 복조기(43)와, 상기 디지탈 복조기(43)로부터 출력되는 데이터를 복호하여 고속데이터링크제어 패킷으로 복구하고 그 과정에서 패킷 내에 발생된 오류를 정정하는 비터비 복호기 및 비터비 복호기 리셋 회로(45)와, 상기 비터비 복호기 및 비터비 복호기 리셋 회로(45)로부터 출력되는 데이터의 패리티 검색 과정을 거치고 오류가 발견되면 재전송을 요구하고 오류가 없으면 데이터를 출력하는 다른 고속데이터링크제어 및 동기데이터링크제어 장치(47)와, 상기 다른 고속데이터링크제어 및 동기데이터링크제어 장치(47)로부터 출력되는 데이터를 입력으로하는 제2 제어 수단(49) 예컨대 마이크로콘트롤러와, 상기 제2 제어수단(49)에 연결된 다른 메모리(53), 및 상기 제2 제어 수단(49)의 출력을 입력으로하는 다른 RS232C 인터페이스(51)로 구성되어있다.3 is a block diagram showing the configuration of the receiver 13 shown in FIG. The receiver 13 includes an analog digital converter 41 for converting analog data input from the antenna unit 15 into digital data, and a digital demodulator 43 for demodulating data output from the analog digital converter 41. And a Viterbi decoder and Viterbi decoder reset circuit 45 for decoding the data output from the digital demodulator 43, restoring the data to a high speed data link control packet, and correcting an error generated in the packet. Another high-speed data link control and synchronous data link control device 47 which undergoes a parity search process of data output from the non-decoder and Viterbi decoder reset circuits 45, requests retransmission if an error is found, and outputs data if there is no error. And input data output from the other high speed data link control and synchronous data link control device 47. The second control means 49, for example, a microcontroller, another memory 53 connected to the second control means 49, and another RS232C interface 51 having an output of the second control means 49 as an input. )
상기 제2도에 도시된 메모리(23)와 상기 제3도에 도시된 다른 메모리(53)는 하나로 통합하여 사용될 수 있고, 상기 제2도에 도시된 RS232C 인터페이스(21)와 상기 제3도에 도시된 다른 RS232C 인터페이스(51)도 하나로 통합하어 사용될 수 있다.The memory 23 shown in FIG. 2 and the other memory 53 shown in FIG. 3 may be used as one, and the RS232C interface 21 and FIG. 3 shown in FIG. The other RS232C interface 51 shown may also be used in one.
상기 수신부(13)의 동작을 설명하기로 한다. 상기 아날로그디지탈 변환기(41)로 입력되는 아날로그 데이터는 디지탈로 변환된 후 상기 디지탈 복조기(43)로 출력된다. 상기 디지탈 복조기(43)는 상기 아날로그디지탈 변환기(41)로부터 데이터를 입력받아 심볼로부터 해당하는 I 데이터와 Q 데이터를 얻는다. 여기서 얻어진 상기 I 데이터와 Q 데이터는 다시 차동 복호화(differential decoding) 과정을 거친 후 상기 비터비 복호기 및 비터비 복호기 러셋 회로(45)로 출력된다. 상기 비터비 복호기 및 비터비 복호기 리셋 회로(45)는 상기 디지탈 복조기(43)로부터 입력받은 데이터를 복호하여 길쌈부호화된 패킷을 원래의 고속데이터링크제어 패킷으로 복구해준다. 이 때 패킷 내에 발생한 비트 오류가 정정된다. 상기 비터비 복호기 및 비터비 복호기 리셋 회로(45)에서 출력되는 데이터는 상기 다른 고속데이터링크제어 및 동기데이터링크제어 장치(47)로 입력되어 순회리던던시체크부호 검색 과정을 거친다. 순회리던던시체크부호 검색 과정에서 데이터에 오류가 발견되면 송신측에 데이터의 재전송을 요구하며, 데이터에 오류가 없으면 상기 데이터는 상기 다른 메모리(53)에 저장된 후 상기 다른 RS232C 인터페이스(51)를 통해서 상기 퍼스널 컴퓨터로 전송된다.The operation of the receiver 13 will be described. The analog data input to the analog digital converter 41 is converted to digital and then output to the digital demodulator 43. The digital demodulator 43 receives data from the analog digital converter 41 and obtains corresponding I data and Q data from a symbol. The I data and the Q data obtained here are subjected to differential decoding and then output to the Viterbi decoder and Viterbi decoder ruset circuit 45. The Viterbi decoder and Viterbi decoder reset circuit 45 decodes the data received from the digital demodulator 43 and restores the convolutional coded packet to the original high speed data link control packet. At this time, a bit error occurring in the packet is corrected. The data output from the Viterbi decoder and the Viterbi decoder reset circuit 45 is input to the other high speed data link control and synchronous data link control device 47 and undergoes a circular redundancy check code search process. If an error is found in the data during the cyclic redundancy check code retrieval process, a request for retransmission of the data is requested to the sender. Are transferred to a personal computer.
제4도에 상기 제3도에 도시된 비터비 복호기 및 비터비 복호기 리셋 회로(45)의 구성을 도시한 도면이다. 상기 비터비 복호기 및 비터비 복호기 리셋 회로(45)는 비터비 복호기(61)와, 상기 비터비 복호기(61)의 출력단과 입력단에 각각 입력단과 출력단이 연결되어 상기 비터비 복호기(61)에 입력되는 데이터를 정상적으로 복호하지 못할 만큼 상기 입력되는 데이터에 에러가 발생했을 때 펄스 신호를 발생하여 상기 입력되는 데이터의 헤더에 소정의 길이, 즉 1[ms]의 '0'을 첨부하여 상기 비터비 복호기(61)를 리셋시키는 비터비 복호기 리셋 회로(63)로 구성되어있다.4 is a diagram showing the configuration of the Viterbi decoder and Viterbi decoder reset circuit 45 shown in FIG. The Viterbi decoder and the Viterbi decoder reset circuit 45 are connected to the Viterbi decoder 61 and the output terminal and the output terminal of the Viterbi decoder 61, respectively, and are input to the Viterbi decoder 61. When an error occurs in the input data such that the data cannot be decoded normally, a pulse signal is generated, and the Viterbi decoder is attached to a header of the input data, that is, '0' of 1 [ms]. It consists of the Viterbi decoder reset circuit 63 which resets (61).
상기 비터비 븍호기 리셋 회로(63)는 상기 펄스 신호롤 입력으로하는 제1 인버터(71)와, 상기 제1 인버터(71)의 출력을 입력으로하는 타이머(81)와, 상기 타이머(81)의 입력단에 연결되어 상기 타이머(81)에서 출력되는 펄스의 주기를 결정하는 펄스 주기 제어 수단(73)과, 상기 타이머(81)의 출력을 입력으로하는 제2 인버터(83)와, 상기 제2 인버터(83)의 출력과 상기 디지탈 복조기의 출력을 입력으로하고 출력단은 상기 비터비 복호기(61)의 입력단에 연결된 AND 게이트(85)로 구성되어있다.The Viterbi converter reset circuit 63 includes a first inverter 71 serving as the pulse signal roll input, a timer 81 serving as an input of the output of the first inverter 71, and the timer 81. A pulse period control means (73) connected to an input terminal of the output device for determining a period of the pulse output from the timer (81), a second inverter (83) for inputting the output of the timer (81), and the second The output of the inverter 83 and the output of the digital demodulator are input, and the output terminal is composed of an AND gate 85 connected to the input terminal of the Viterbi decoder 61.
상기 펄스 주기 제어 수단(73)은 전원 전압(Vcc)과 상기 타이머(81) 사이에 연결된 저항(75)과, 접지단(GND)과 상기 타이머(81) 사이에 연결된 캐패시터(Capacitor)(77)로 구성 되어 있다.The pulse period control means 73 includes a resistor 75 connected between a power supply voltage Vcc and the timer 81, and a capacitor 77 connected between a ground terminal GND and the timer 81. It consists of.
상기 비터비 복호기 및 비터비 복호기 리셋 회로(45)의 동작을 설명하기로 한다. 상기 비터비 복호기(61)는 상기 비터비 복호기(61)에 입력되는 데이터를 정상적으로 복호하지못할 만큼 상기 입력되는 데이터에 에러가 발생하면 논리 하이레벨(logic high level)의 펄스 신호를 발생한다. 그러면 상기 펄스 신호는 상기 제1 인버터(71)에 의해 반전되어 상기 타이머(81)로 입력된다. 상기 타이머(81)는 입력되는 펄스 신호의 주기를 변형하여 논리 하이 레벨의 다른 필스 신호를 출력한다. 상기 다른 펄스 신호는 상기 제2 인버터(83)에 의해 반전되어 논리 로우 레벨(logic low level)의 펄스 신호를 출력한다. 이 때 상기 제2 인버터(83)에서 출력되는 펄스 신호의 주기 Tl은 다음 수학식 1에 의해 결정된다.The operation of the Viterbi decoder and Viterbi decoder reset circuit 45 will be described. The Viterbi decoder 61 generates a logic high level pulse signal when an error occurs in the input data so that the data input to the Viterbi decoder 61 cannot be decoded normally. The pulse signal is then inverted by the first inverter 71 and input to the timer 81. The timer 81 modifies the period of the input pulse signal to output another fill signal having a logic high level. The other pulse signal is inverted by the second inverter 83 to output a logic low level pulse signal. At this time, the period Tl of the pulse signal output from the second inverter 83 is determined by the following equation (1).
여기서 상기 R은 상기 저항(75)의 값이고, 상기 C는 상기 캐패시터(77)의 값이다. 상기 수학식 1에 따르면, 상기 저항(75)과 상기 캐패시터(77)의 값이 크면 상기 Tl은 길어지고, 반대로 상기 저항(75)괴 상기 캐패시터(77)의 값이 작으면 상기 Tl은 짧아진다. 상기 제2 인버터(83)에서 논리 로우 레벨의 펄스가 발생하면 상기 AND 게이트(85)는 논리 로우 레벨의 신호를 출력하여 상기 비터비 복호기(61)를 리셋시킨다.Where R is the value of the resistor 75 and C is the value of the capacitor 77. According to Equation 1, if the value of the resistor 75 and the capacitor 77 is large, the Tl becomes long. On the contrary, if the value of the resistor 75 or the capacitor 77 is small, the Tl becomes short. . When a logic low level pulse occurs in the second inverter 83, the AND gate 85 outputs a logic low level signal to reset the Viterbi decoder 61.
상기 비터비 복호기(61)에서 펄스 신호가 발생하지 않을 경우, 상기 제2 인버터(83)의 출력은 논리 하이가 되어 상기 AND 게이트(85)의 출력은 상기 디지탈 복조기 출력에 따라 결정된다.When no pulse signal is generated in the Viterbi decoder 61, the output of the second inverter 83 is logic high, and the output of the AND gate 85 is determined according to the output of the digital demodulator.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical spirit of the present invention.
상술한 바와 같이 본 발명에 따르면, 퍼스널 컴퓨터 상호간에 무선으로 데이터 통신을 할 수 있으며, 채널 부호화기와 복호화기를 이용하여 에러 발생률을 낮출 수 있고, 데이터 전송 도중에 에러 발생시 에러가 발생한 데이터에 대해 재전송을 요청함으로써 데이터가 손실되는 것이 효율적으로 방지된다As described above, according to the present invention, data communication can be performed wirelessly between personal computers, the error occurrence rate can be reduced by using a channel encoder and a decoder, and a request for retransmission of data having an error when an error occurs during data transmission is performed. This prevents data loss effectively
Claims (8)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960080030A KR100225068B1 (en) | 1996-12-31 | 1996-12-31 | Wireless modem device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960080030A KR100225068B1 (en) | 1996-12-31 | 1996-12-31 | Wireless modem device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980060667A KR19980060667A (en) | 1998-10-07 |
| KR100225068B1 true KR100225068B1 (en) | 1999-10-15 |
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ID=19493381
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960080030A KR100225068B1 (en) | 1996-12-31 | 1996-12-31 | Wireless modem device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100225068B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030040932A (en) * | 2001-11-17 | 2003-05-23 | 엘지전자 주식회사 | Error data completion method in wireless terminal device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR890001306A (en) * | 1987-06-03 | 1989-03-20 | 아더 엠. 킹 | Apparatus and method for transmitting digital data through a wireless communication channel |
-
1996
- 1996-12-31 KR KR1019960080030A patent/KR100225068B1/en not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR890001306A (en) * | 1987-06-03 | 1989-03-20 | 아더 엠. 킹 | Apparatus and method for transmitting digital data through a wireless communication channel |
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| KR20030040932A (en) * | 2001-11-17 | 2003-05-23 | 엘지전자 주식회사 | Error data completion method in wireless terminal device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980060667A (en) | 1998-10-07 |
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