KR100224992B1 - The apparatus for atm cell boundary recognition - Google Patents
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Abstract
본 발명은 셀 레이트 어뎁테이션(Cel1 Rate Adaptation)을 위해 선입선출부에 데이터를 기록한 후 이를 인출하여 셀 페이로드 스크램블(Cel1 Payroad Scramble)하는데 적합하도록 경계치를 설성해기 위한 에이티엠 셀(ATM Ce11) 경계 식별장치에 관한 것이다.The present invention records data in a first-in first-out unit for cell rate adaptation, and then withdraws it to establish a threshold suitable for cell payload scramble. It relates to an identification device.
이것을 위해, 본 발명은 데이터를 기록하기 위한 제어신호와 선입선출부 기록 클럭을 발생하는 선입선출 기록제어부와, 선입선출 기록제어부로부터 출력된 제어신호에 따라 데이터를 기록하고 선입선출 읽기제어부로부터 출력된 제어신호에 따라 기록된 데이터를 출력하는 선입선출부와, 선입선출부로부터 기록된 데이터를 인출하기 위한 선입선출부 읽기 클럭과 데이터의 경계치를 설정하기 위한 선입선출 읽기제어부로 구성된다.To this end, the present invention records the data according to a control signal for recording data and a first-in first-out recording control unit for generating a first-in first-out recording clock, and a control signal output from the first-in first-out recording control unit and outputs the first-in first-out read control unit. A first-in first-out unit for outputting recorded data according to a control signal, a first-in first-out unit read clock for fetching recorded data from the first-in first-out unit, and a first-in first-out read control unit for setting a boundary value of the data.
Description
본 발명은 에이티엠 셀(ATM Ce11) 경계 식별에 관한 것으로, 특히 셀 레이트 어뎁테이션(Cell Rate Adaptation)을 위해 선입선출부에 데이터롤 기록한 후 이를 인출하여 셀 페이로드 스크램블(Cel1 Payroad Scramble)하는데 적합하도록 경계치를 설정하기 위한 에이티엠 셀(ATM Cel1) 경계 식별장치에 관한 것이다.FIELD OF THE INVENTION The present invention relates to ATM Ce11 boundary identification, and is particularly suitable for cell payload scramble by retrieving data from the first-in first-out unit for cell rate adaptation. The present invention relates to an ATM Cel1 boundary identification device for setting a boundary value.
종래의 에이티엠 셀(ATM Cel1) 경계 식별장치는 선입선출부(FIFO)를 이용하여 셀 레이트 어뎁테이션(Cell Rate Adaptation)을 할 경우 클럭 이상이나 잡음 등으로 인하여 각각 읽고 쓰는 포인터가 어긋나는 경우가 발생될 수 있는 문제점이 있었다.In conventional ATM Cel1 boundary identification devices, when a cell rate adaptation is performed using a first-in-first-out (FIFO), pointers to read and write are shifted due to clock abnormality or noise. There was a problem that could be.
또한, 선입선출부(FIFO)를 읽어가는 쪽에서 단지 카운팅만으로 셀(Ce11)의 경계를 구별할 경우 한번 타이밍이 어긋나게 되면 정상적인 동작을 수행하더라도 계속 잘못된 경계치를 설정하게 되는 문제점이 있었다.In addition, when the boundary of the cell Ce11 is distinguished by only counting from the side of the first-in first-out unit FIFO, once the timing is shifted, there is a problem that the wrong boundary value is continuously set even if normal operation is performed.
따라서 본 발명은 셀 레이트 어뎁테이션(Cell Rate Adaptation)을 위해 선입선출부에 데이터를 기록한 후 이를 인출하여 셀 페이로드 스크램블(Cel1 Payroad Scramble)하는데 적합하도록 경계치를 설정하기 위한 에이티엠 셀(ATM Ce11) 경계 식별장치를 제공하는데 그 목적이 있다.Accordingly, the present invention writes data to a first-in first-out part for cell rate adaptation, and then withdraws it to set a threshold value suitable for cell payload scramble (ATM Ce11). The purpose is to provide a boundary identification device.
제1도는 본 발명에 의한 에이터엠 셀(ATM Cel1) 경계 식별장치의 블럭 구성도.1 is a block diagram of an ATM Cel1 boundary identification device according to the present invention.
제2도는 제1도에 적용되는 선입선출 기록제어부와 선입선출부 사이의 타이밍도.FIG. 2 is a timing diagram between a first-in first-out recording control unit and a first-in first-out section applied to FIG.
제3도는 제1도의 선입선출 읽기제어부내의 에이티엠 셀(ATM Cel1) 경계치 설정부의 상세 회로도.3 is a detailed circuit diagram of an ATM Cel1 boundary value setting unit in the first-in, first-out read control unit of FIG.
제4도는 제3도의 타이밍도.4 is a timing diagram of FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
101 : 선입선출 기록제어부 102 : 선입선출부101: first-in, first-out record control unit 102: first-in, first-out unit
103 : 선입선출 읽기제어부103: first-in, first-out read control unit
이하, 본 발명을 첨부한 도면에 의거하여 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
제1도는 본 발명에 의한 에이티엠 셀(ATM Ce11) 경계 식별장치의 블럭 구성도를 나타낸 것으로서, 데이터를 기록하기 위한 제어신호와 선입선출부 기록 클럭을 발생하는 선입선출 기록제어부(101)와, 상기 선입선출 기록제어부(101)로부터 출력된 제어신호에 따라 데이터를 기록하고 선입선출 읽기제어부(103)로부터 출력된 제어신호에 따라 기록된 데이터를 출력하는 선입선출부(102)와, 상기 선입선출부(102)로부터 기록된 데이터를 인출하기 위한 선입선출부 읽기 클럭과 데이터의 경계치 설정을 하기 위한 선입선출 읽기제어부(103)로 구성되어져 있다.1 is a block diagram of an ATM cell boundary identification device according to the present invention, and includes a first-in first-out recording controller 101 for generating a control signal for recording data and a first-in first-out recording clock; A first-in-first-out unit 102 that records data according to a control signal output from the first-in first-out recording control unit 101 and outputs data recorded according to a control signal output from the first-in first-out read control unit 103; It consists of a first-in first-out read clock for retrieving data recorded from the unit 102 and a first-in first-out read control section 103 for setting a boundary value of the data.
또한, 상기한 선입선출 읽기제어부(103)내의 에이티엠 셀(ATM Ce11) 경계치 설정부(103a)는 제3도에 나타낸 바와 같이, 상기 선입선출 읽기제어부(103)로부터 출력된 선입선출 기록 클럭(CLKB)에 따라 선입선출부(102)의 소정(17)번째 데이터 출력(QH)을 지연시켜 출력하는 제1디-플립플롭(11)과, 상기 선입선출 읽기제어부(103)로부터 출력된 선입선출 기록 클럭(CLKB)에 따라 선입선출부(l02)의 소정(16)번째 데이터 출력(QL)을 지연시켜 출력하는 제2디-플립플롭(12)과, 상기 제1, 제2디-플립플롭(11), (12)으로부터 출력된 신호를 부정 논리합하여 그 결과 신호를 출력하는 노어 게이트(13)와, 상기 제1디-플립플롭(11)으로부터 출력된 신호가 인버팅된 신호와 제2디-플립플롭(12)으로부터 출력된 신호를 논리곱하여 그 결과 신호를 출력하는 제1앤드 게이트(14)와, 상기 제1디-플립플롭(11)으로부터 출력된 신호와 제2플립플롭(12)으로부터 출력된 신호가 인버팅된 신호를 논리곱하여 그 결과 신호를 출력하는 제2앤드 게이트(15)와, 상기 제1, 제2디-플립플롭(11), (12)으로부터 출력된 신호를 논리곱하여 그 결과 신호를 출력하는 제3앤드게이트(16)로 구성되어져 있다.In addition, the first-in-first-out read control section 103 in the first-in-first-out read control section 103 outputs the threshold value setting section 103a of the ATM Ce11. A first de-flip flop 11 for delaying and outputting the predetermined (17) th data output QH of the first-in first-out section 102 according to CLKB, and the first-in, first-out read control section 103 outputted from the first-in first-out read control section 103. FIG. A second de-flip flop 12 that delays and outputs a predetermined (16) th data output QL of the first-in first-out part 02 in accordance with the first write clock CLKB, and the first and second de-flips. NOR gate 13 which negatively ORs the signals output from the flops 11 and 12 and outputs the resulting signal, and a signal inverted from the signal output from the first de-flop flop 11 and the first gate. A first end gate 14 which ANDs the signal output from the 2 di-flip-flop 12, and outputs the resultant signal; A second end gate 15 for performing an AND operation on the signal inverted from the signal output from the rob 11 and the signal output from the second flip-flop 12, and outputting the resultant signal; And a third end gate 16 which logically multiplies the signals output from the flip-flops 11 and 12, and outputs the resultant signals.
이와 같이 구성된 본 발명의 동작 및 작용 효과를 첨부한 도면 제2도 및 제4도를 참조하여 설명하면 다음과 같다.Referring to Figures 2 and 4 attached to the operation and effect of the present invention configured as described above are as follows.
먼저, 선입선출 기록제어부(101)로부터 선입선출부(102)로 데이터를 기록하기 위하여 상기 선입선출 기록제어부(101)는 제2도의 (a)에 나타낸 바와 같이, 기록 클럭(CLKA)을 출력하게 된다.First, in order to record data from the first-in first-out recording control unit 101 to the first-in first-out unit 102, the first-in first-out recording control unit 101 outputs the recording clock CLKA, as shown in FIG. do.
이와 같은 상태에서 선입선출 기록제어부(101)는 제2도의 (b) 내지 (d)에 나타낸 바와 같이, 16개의 데이터(D0∼D15)와 여분의 2개 데이터(DL, DH)를 출력하게 되는데, 여분의 2개 데이터(DL, DH)에는 각각의 셀(Ce11) 경계치가 기록되어 있다.In this state, the first-in, first-out recording control unit 101 outputs 16 data D0 to D15 and two extra data DL and DH, as shown in FIGS. Each cell Ce11 boundary value is recorded in the two extra data DL and DH.
이때, 선입선출부(102)의 17번째 데이터 입력 신호(DH)는 셀(Cel1)의 헤더(Header) 구간동안 '로우(L)'를, 페이로드(Payroad) 구간동안 '하이(H)'를 유지하게 되고, 17번째 데이터 입력 신호(DL)는 셀(Ce11)의 헤더(Header) 끝부분인 3번째 워드(Word) 구간동안 '하이(H)'를 유지하고, 페이로드(Payroad) 끝부분인 27번째 워드(Word) 구간동안 '하이(H)'를 유지하고, 1∼2번째 워드(Word) 구간과 4∼26번째 구간동안 '로우(L)'를 유지하게 된다.In this case, the 17th data input signal DH of the first-in-first-out unit 102 generates 'low' during the header section of the cell Cel1 and 'high' during the payload section. The 17 th data input signal DL maintains a 'H' for the third word section, the end of the header of the cell Ce11, and ends the payload. 'H' is maintained during the 27th Word section, and 'L' during the 1st-2nd Word section and 4-26th section.
그러면, 선입선출부(102)는 상기 선입선출 기록제어부(101)로부터 출력된 기록 클럭(CLKA)에 따라 16개의 데이터(D0∼D15)를 기록하고, 각각의 셀(Ce11) 경계치가 기록된 여분의 2개 데이터(DL, DH)를 각각의 셀(Cel1) 경계치를 기록되게 된다.Then, the first-in first-out section 102 records 16 data D0 to D15 in accordance with the recording clock CLKA output from the first-in first-out recording control section 101, and reserves each cell Ce11 boundary value recorded therein. The two data DL and DH of each cell Cel1 are recorded.
다음으로, 선입선출 읽기제어부(l03)는 상기 선입선출부(102)로부터 데이터를 읽기위하여 상기 선입선출 읽기제어부(103)는 제4도의 (a)에 나타낸 바와 같이, 읽기 클럭(CLKB)을 출력하게 된다.Next, the first-in-first-out read control section 0303 reads the data from the first-in, first-out section 102 so that the first-in first-out read control section 103 outputs a read clock CLKB as shown in FIG. Done.
이와 같은 상태에서 선입선출 읽기제어부(103)는 제4도의 (b)에 나타낸 바와 같이, 상기 선입선출부(102)에 기록된 16개의 데이터(Q0∼Q15)를 인출하게 된다.In this state, the first-in first-out read control section 103 draws out 16 data Q0 to Q15 recorded in the first-in first-out section 102 as shown in FIG.
이때, 선입선출 읽기제어부(103)는 내부의 에이티엠 셀(ATM Cel1) 경계치 설정부를 통해 상기 인출된 여분의 2개 데이터(QL, QH)로부터 각각의 셀(Cel1) 경계치를 설정하게 된다.At this time, the first-in, first-out read control unit 103 sets the respective cell Cel1 boundary values from the extracted two pieces of extra data QL and QH through the internal ATM Cel1 boundary value setting unit.
즉, 선입선출 읽기제어부(103)내의 에이티엠 셀(ATM Ce11) 경계치 설정부는 내부의 제1디-플립플롭(11)은 상기 선입선출 읽기제어부(103)로부터 출력된 선입선출 기록 클럭(CLKB)에 따라 선입선출부(102)의 17번째 데이터 출력 신호(QH)를 지연시켜 SCEN 신호를 출력하게 된다.That is, the first de-flip flop 11 inside the ATM Ce11 threshold setting unit of the first-in first-out read control unit 103 is the first-in first-out write clock CLKB outputted from the first-in first-out read control unit 103. ), The 17 th data output signal QH of the first-in first-out part 102 is delayed to output the SCEN signal.
여기서, SCEN 신호는 에이티엠 셀 페이로드 스크램블 인에이블(ATM Ce11 Payroad Scramble Enable) 신호를 나타낸다.Here, the SCEN signal represents an ATM Ce11 Payroad Scramble Enable signal.
아울러, 제2디-플립플롭(l2)은 상기 선입선출 읽기제어부(103)로부터 출력된 선입선출 기록 클럭(CLKB)에 따라 선입선출부(102)의 l6번째 데이터 출력 신호(QL)를 지연시켜 CEP 신호를 출력하게 된다.In addition, the second di-flip flop l2 delays the sixth data output signal QL of the first-in first-out unit 102 according to the first-in first-out write clock CLKB output from the first-in first-out read control unit 103. It will output the CEP signal.
그러면, 노어 게이트(13)는 상기 제1, 제2디-플립플롭(11), (12)으로부터 각각 출력된 SCEN 신호와 CEP 신호를 부정 논리합하여 그 결과 신호를 ACS 신호를 출력하게 된다.Then, the NOR gate 13 negatively ORs the SCEN signal and the CEP signal output from the first and second de-flip flops 11 and 12, respectively, and outputs an ACS signal as a result.
여기서, ACS 신호는 에이티엠 셀(ATM Cell)의 스타트 포지션(State Position)을 나타낸다.Here, the ACS signal represents a start position (State Position) of the ATM cell.
아울러, 제1앤드 게이트(14)는 상기 제1디-플립플롭(11)으로부터 출력된 SCEN 신호의 인버팅된 신호와 제2디-플립플롭(12)으로부터 출력된 CEP 신호를 논리곱하여 그 결과 AHE 신호를 출력하게 된다.In addition, the first end gate 14 performs an AND operation on the inverted signal of the SCEN signal output from the first de-flip flop 11 and the CEP signal output from the second de-flip flop 12. AHE signal is output.
여기서, AHE 신호는 에이티엠 셀 헤더(ATM Cell Header)의 마지막 비트 포지션(Bit Position)을 나타낸다.Here, the AHE signal indicates the last bit position (Bit Position) of the ATM cell header.
아울러, 제2앤드 게이트(15)는 상기 제1디-플립플롭(11)으로부터 출력된 SCEN 신호와 제2디-플립플롭(12)으로부터 출력된 CEP 신호가 인버팅된 신호를 논리곱하여 그 결과 APS 신호를 출력하게 된다.In addition, the second end gate 15 logically multiplies the signal obtained by inverting the SCEN signal output from the first di-flop flop 11 and the CEP signal output from the second di-flop flop 12. Outputs the APS signal.
여기서, APS 신호는 셀 페이로드(Cel1 Payroad)의 스타트 포지션(State Position)을 나타낸다.Here, the APS signal indicates the start position (State Position) of the cell payload (Cel1 Payroad).
아울러, 제3앤드 게이트(16)는 상기 제1, 제2디-플립플롭(11), (12)으로부터 출력된 ACEN 신호와 CEP 신호를 논리곱하여 그 결과 ACE 신호를 출력하게 된다.In addition, the third end gate 16 performs an AND operation on the ACEN signal and the CEP signal output from the first and second de-flip flops 11 and 12 to output the ACE signal.
여기서, ACE 신호는 셀(Cell)의 마지막 비트 포지션(Bit Position)을 나타낸다.Here, the ACE signal represents the last bit position of the cell.
이상에서 설명한 바와 같이 본 발명은 읽기 클럭(Read Clock)의 카운터로 셀(Cell)의 경계를 찾는 것이 아니라 선입선출부의 데이터를 셀(Cell)의 경계치를 설정함으로써 클럭 이상이나 잡음 또는 타이밍이 어긋나게 되어도 정상적인 셀(Cell)의 경계치를 설정할 수 있는 효과가 있다.As described above, the present invention does not find the boundary of the cell by using the counter of the read clock, but sets the threshold value of the first-in, first-out part of the cell so that the clock abnormality, noise, or timing are shifted. There is an effect that can set the boundary value of a normal cell (Cell).
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