KR100223667B1 - Semiconductor memory device having resistor option structure - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속하는 기술 분야; 본 발명은 저항 옵션 구조를 가지는 반도체 메모리 장치에 관한 것이다.1. the technical field to which the invention described in the claims belongs; The present invention relates to a semiconductor memory device having a resistance option structure.
2. 발명이 해결하려고 하는 기술적 과제; 소망하는 저항값을 미세하게 조절함이가능한 저항 옵션 구조를 가지는 반도체 메모리 장치를 제공한다.2. The technical problem to be solved by the invention; A semiconductor memory device having a resistance option structure capable of finely adjusting a desired resistance value is provided.
3. 발명의 해결방법의 요지; 저항값을 조절하기 위한 반도체 메모리 장치에 있어서, 일정한 패턴을 가지고 병렬로 배치되어 있는 다수개의 저항층과; 상기 다수개의 지항층 중 서로 인접한 저항층의 적어도 어느 한쪽을 연결시키기 위해, 상기 저항층의 상부에 위치하며 콘택을 통해 상기 저항층과 연결되어 있는 도전체로 이루어진 다수개의 옵션층을 포함함을 요지로 한다.3. Summary of the Solution of the Invention; A semiconductor memory device for adjusting a resistance value, comprising: a plurality of resistance layers arranged in parallel with a predetermined pattern; In order to connect at least one of the adjacent resistance layer of the plurality of navigable layers, the gist includes a plurality of option layers made of a conductor located on top of the resistance layer and connected to the resistance layer through contact do.
4. 발명의 중요한 용도; 반도체 메모리 장치에 적합하게 사용된다.4. Significant use of the invention; It is suitably used for semiconductor memory devices.
Description
제1도는 종래기술에 따른 저항 옵션 구조의 실시예도.1 is an embodiment of a resistance option structure according to the prior art.
제2도는 본 발명에 따른 저항 옵션 구조의 일실시예도.2 is an embodiment of a resistance option structure in accordance with the present invention.
제3도는 본 발명에 따른 저항 옵션 구조의 다른 실시예도.3 is another embodiment of a resistance option structure in accordance with the present invention.
제4도는 본 발명에 따른 저항 옵션 구조의 또다른 실시예도.4 is another embodiment of a resistance option structure in accordance with the present invention.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 금속 옵션을 사용하여 저항을 조절하고, 원하는 저항레벨을 미세하게 조절할 수 있는 저항 옵션 구조를 가지는 반도체 메모리 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device having a resistance option structure that can adjust resistance using metal options and finely adjust a desired resistance level.
일반적으로 반도체 메모리 장치에 있어서, 저항을 사용하여야하는 경우에는 저항층에 헝성되는 접촉구(Contact) 위치를 변경시킴으로써 임의의 노드(Node) A와 노드 B 사이의 저항을 조절하였다. 이러한 종래의 기술에서는 접촉구를 얼마나 많이 만들었는지 또는 저항층이 충분히 긴가에 의해서 저항값을 조절할 수 있었다.In general, in a semiconductor memory device, when a resistor is to be used, the resistance between an arbitrary node A and a node B is adjusted by changing the contact position formed on the resistive layer. In this conventional technique, the resistance value can be adjusted by how many contacts are made or the resistance layer is long enough.
제1도는 종래기술에 따른 저항 옵션 구조의 실시예도이다. 제1도를 참조하면, 도면부호(100)은 옵션층(Option Layer)(200)과 저항층(300)간의 접촉구를 나타내며, 이때 옵션층(200)과 저항층(300)이 동일할 경우에는 접촉구의 형성이 불필요하다. 상기 제1도에서는 저항층(300)을 구부러진 형태로 길게 배치하여 노드 A와 노드 B 사이의 저항을 조절하였다. 또한, 미세저항을 조절하고자 하는 경우에는 도면부호(400)에서와 같이 다수개의 접촉구(100)를 형성시키게 되나, 상기 저항층(300)의 저항값은 단위면적당 수십에서 수백 오옴(ohm)을 가지기 때문에 이처럼 접촉구(100)를 많이 형성하게 되면 접촉구와 접촉구 사이의 공간(Contact to Contact space) 디자인 룰(Design Rule)이 제약을 받게된다. 또한 형성된 상기 접촉구를 제거하는 과정을 거침에 따라 공정상의 피이드백(Feedback)이 늦어지게 되는(접촉구는 금속층 증착공정보다 앞서 공정이 진행되기 때문에 마스크 교정시 금속 옵션보다 많은 시간이 소요된다) 문제점이 있다.1 is an embodiment of a resistance option structure according to the prior art. Referring to FIG. 1, reference numeral 100 denotes a contact hole between an option layer 200 and a resistance layer 300, wherein the option layer 200 and the resistance layer 300 are the same. Formation of the contact hole is unnecessary. In FIG. 1, the resistance layer 300 is arranged in a bent shape to adjust the resistance between the node A and the node B. FIG. In addition, when the fine resistance is to be adjusted, as shown by the reference numeral 400, a plurality of contact holes 100 are formed, but the resistance value of the resistance layer 300 ranges from tens to hundreds of ohms per unit area. Since the contact holes 100 are formed in this way, the space between the contact holes and the contact holes (Contact to Contact space) design rule is restricted. In addition, as the process of removing the formed contact hole is delayed (Feedback process is performed in advance of the metal layer deposition process, the process of the feed back is slower than the metal option when mask correction) problem There is this.
따라서, 본 발명의 목적은 금속 옵션으로 저항의 조절이 가능한 저항 옵션 구조를 가지는 반도체 메모리 장치를 제공함에 있다.Accordingly, an object of the present invention is to provide a semiconductor memory device having a resistance option structure capable of adjusting resistance with a metal option.
본 발명의 다른 목적은 소망하는 저항값을 미세하게 조절함이 가능한 저항 옵션 구조를 가지는 반도체 메모리 장지를 제공함에 있다.Another object of the present invention is to provide a semiconductor memory device having a resistance option structure capable of finely adjusting a desired resistance value.
상기한 목적들을 달성하기 위한 본 발명의 기술적 사상은, 저항값을 조절하기 위한 반도체 메모리 장치에 있어서: 일정한 패턴을 가지고 병렬로 배치되어 있는 다수개의 저항층과; 상기 다수개의 저항층 중 서로 인접한 저항층들을 연결시켜 다양한 저항값을 얻기 위해, 상기 저항층의 상부에 위치하며 콘택을 통해 상기 저항층과 연결되어 있는 금속도전체로 이루어진 다수개의 옵션층을 포함함을 특징으로 한다.SUMMARY OF THE INVENTION The technical idea of the present invention for achieving the above objects is a semiconductor memory device for adjusting a resistance value, comprising: a plurality of resistance layers arranged in parallel with a predetermined pattern; In order to obtain various resistance values by connecting adjacent resistance layers among the plurality of resistance layers, a plurality of option layers including a metal conductor positioned on the resistance layer and connected to the resistance layer through a contact are included. It is characterized by.
제2도는 본 발명에 따른 저항 옵션 구조의 일실시예도이다. 제2도를 참조하면, 저항으로 사용되는 저항층(300)을 5개 병렬로 배치하여 금속등으로 이루어진 옵션층(200)으로 구성된 노드 A와 노드 B를 서로 연결시켜준다. 이때 접촉구(100)은 상기 저항층(300)과 옵션층(200)이 교차되는 위치에 형성된다. 이처럼 병렬로 배치된 저항층(300)들의 폭(Width)과 길이(Length)는 서로 같을 수도 있고 서로 다를 수도 있다. 또한, 옵션으로 사용하고자 하는 옵션층(예를들면, 금속등)으로 상기 저항층(300)의 양쪽 끝을 원하는 노드(여기서는 노드 A, 노드 B)에 연결한다. 이때, 상기 옵션층(200)은 상기 저항층(300)과 동일한 형태일 수도 있고 다를 수도 있다. 따라시 병렬로 배치된 다수개의 저항층(300) 모두를 양쪽 끝에서 연결한 것으로 본 발명의 저항 옵션 구조의 최소 저항값을 얻을 수 있다. 즉, 상기 저항층(300)의 저항을 R이라고 할 때, 폭과 길이가 동일한 저항층(300)이 모두 5개가 배치되어 있으므로 상기 제2도의 전체 저항값은 R/5오옴이 된다.2 is an embodiment of a resistance option structure in accordance with the present invention. Referring to FIG. 2, five resistive layers 300 used as resistors are arranged in parallel to connect node A and node B composed of an option layer 200 made of metal or the like. In this case, the contact hole 100 is formed at a position where the resistance layer 300 and the option layer 200 cross each other. The width and length of the resistance layers 300 arranged in parallel may be the same as or different from each other. In addition, an optional layer (eg, a metal) to be used as an option may connect both ends of the resistive layer 300 to a desired node (here, Node A and Node B). In this case, the option layer 200 may be the same as or different from the resistance layer 300. Therefore, by connecting all of the plurality of resistance layers 300 arranged in parallel at both ends, a minimum resistance value of the resistance option structure of the present invention can be obtained. That is, when the resistance of the resistance layer 300 is R, since all five resistance layers 300 having the same width and length are arranged, the total resistance value of FIG. 2 is R / 5 ohms.
제3도는 본 발명에 따른 저항 옵션 구조의 다른 실시예도이다. 제3도를 참조하면, 상기 저항층(300)의 저항을 R이라고 할 때, 전체 저항층(300)의 저항값은 5R 오옴이 된다. 따라서 제3도에 나타난 저항층(300) 구조는 본 발명에 따른 저항 옵션 구조 중에서 최대저항을 얻을 수 있는 구조이다.3 is another embodiment of a resistance option structure in accordance with the present invention. Referring to FIG. 3, when the resistance of the resistance layer 300 is R, the resistance value of the entire resistance layer 300 is 5R ohms. Therefore, the structure of the resistance layer 300 shown in FIG. 3 is a structure capable of obtaining the maximum resistance among the resistance option structures according to the present invention.
제4도는 본 발명에 따른 저항 옵션 구조의 또 다른 실시예도이다. 제4도를 참조하면, 저항층(300)이 5개 병렬로 배치되이 있으며, 상기 저항층(300)들은 옵션층(200)을 통해 서로 직렬 및 병렬구조로 연결되어 있다. 즉, 사용하지 않는 저항층(300)들은 같은 노드에 연결 하거나, 한쪽을 이격(Floating)시켜서 사용한다. 따라서 상기 저항층(300)을 옵션층으로 직렬 또는 병렬로 연결하여 소망하는 저항값을 레이아웃(Layout)에 영향을 미치지 않고 미세한 값까지 만들어 사용할 수 있는 효과가 있다. 따라서 병렬로 배치된 다수개의 저항층(300)을 원하는 저항값을 가지도록 저항층들간의 연결 방법을 변화시킴으로써 미세한 저항값까지 조절할 수 있는 효과를 가진다.4 is another embodiment of a resistance option structure in accordance with the present invention. Referring to FIG. 4, five resistance layers 300 are arranged in parallel, and the resistance layers 300 are connected in series and in parallel with each other through the option layer 200. That is, the resistive layers 300 which are not used are connected to the same node or are used by floating one of them. Therefore, by connecting the resistance layer 300 in series or in parallel as an option layer, it is possible to make a desired resistance value up to a minute value without affecting the layout. Therefore, by changing the connection method between the resistance layers to have a plurality of resistance layers 300 arranged in parallel to have a desired resistance value has an effect that can be adjusted to a minute resistance value.
상술한 바와 같이, 병렬로 배치된 저항층을 사용하여 다양한 저항값 조절이 가능함을 알수 있으며, 상기 저항층이 일직선으로 정렬되어 있지 않더라도 옵션층으로 연결할때 적절히 조정하면 상술한 기술적 사상을 가지는 범위내에서 유효하다할 수 있다. 더우기, 상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.As described above, it can be seen that various resistance values can be adjusted using resistance layers arranged in parallel. Even if the resistance layers are not aligned in a straight line, when the resistance layers are properly adjusted, they are within the range having the above-described technical spirit. It can be available in. Moreover, the present invention described above is limited to, for example, the drawings, but the same will be apparent to those skilled in the art that various changes and modifications can be made without departing from the technical spirit of the present invention.
Claims (2)
Priority Applications (1)
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| KR1019950053530A KR100223667B1 (en) | 1995-12-21 | 1995-12-21 | Semiconductor memory device having resistor option structure |
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|---|---|---|---|
| KR1019950053530A KR100223667B1 (en) | 1995-12-21 | 1995-12-21 | Semiconductor memory device having resistor option structure |
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| KR970053828A KR970053828A (en) | 1997-07-31 |
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Family
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Family Applications (1)
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| KR1019950053530A KR100223667B1 (en) | 1995-12-21 | 1995-12-21 | Semiconductor memory device having resistor option structure |
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1995
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| KR970053828A (en) | 1997-07-31 |
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